• 한국통신학회논문지
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• 제38A권2호
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• pp.201-208
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• 2013

본 논문에서 부분 전송 수열(partial transmit sequence; PTS) 방법은 직교 주파수 분할 다중화(OFDM) 신호중 최대전력 대 평균전력의 비(PAPR)가 가장 작은 신호를 찾기 위해서 위상벡터(phase rotating vector)를 OFDM 신호와 곱하여 후보신호를 생성한다. 그러나 이는 소모적인 탐색으로 많은 계산량이 요구된다. 이 문제의 해결을 위해 우리는 두가지의 효과적인 저복잡도 PTS를 파고율(crest factor)를 기준으로 제안한다. 첫 번째 제안하는 방법은 OFDM 신호안에서 크기가 큰 샘플만을 선택하여 PAPR을 계산하는 방법이며, 두 번째 방법은 부분블록(subblock)들에 있는 각 샘플들의 실수부와 허수부의 절대값을 구하여 PAPR을 계산하는 방법이다. 모의실험결과는 제안하는 기법이 기존 PTS 방법보다 더 나은 PAPR 감소 성능을 보여준다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.6-15
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• 2000

본 논문에서는 고속 4-2 compressor와 6-2 compressor 를 사용한 계층적인 구조를 갖는 병렬 곱셈기를 제안한다. 병렬곱셈기는 일반적으로 CSA 덧셈기를 사용한 부분곱 덧셈 트리 블록의 처리속도에 영향을 받는다. 따라서, 본 논문에서는 일반적인 CSA 덧셈기 회로보다 전달 지연시간을 감소시킨 고속 4-2 compressor와 6-2 compressor 회로를 제안한다. 또한, 제안하는 compressor를 사용하여 16×16 병렬곱셈기의 처리속도를 향상시키며 규칙적인 레이아웃을 할 수 있는 계층적 곱셈기 구조를 제안한다. 제안하는 4-2 compressor 회로를 SPICE 시뮬레이션 한 결과 기존의 4-2 compressor 회로에 비하여 전달지연 시간을 14% 감소시킬 수 있었다. 한편 제안하는 4-2 compressor와 6-2 compressor를 사용하여 16×16 비트 병렬곱셈기를 설계한 결과 일반 병렬곱셈기에 비하여 총 전달지연시간이 12% 이상 감소되었다

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2020년도 추계학술대회
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• pp.87-90
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• 2020

GPU의 발전과 함께 성장한 딥러닝(Deep Learning)은 영상 분류 문제에서 최고의 성능을 보이고 있다. 그러나 합성곱 신경망 기반의 모델을 깊게 쌓음에 따라 신경망의 표현력이 좋아짐과 동시에 때로는 학습이 잘되지 않고 성능이 저하되는 등의 부작용도 등장했다. 성능 향상을 방해하는 주요 요인 중 하나는, 차원감소 목적에 따라 필연적으로 정보 손실을 겪어야 하는 풀링 계층에 있다. 따라서 특성맵(Feature map)의 차원감소를 통해 얻게 되는 비용적 이득과 모델의 분류 성능 사이의 취사선택(Trade-off)이 존재한다. 그리고 이로부터 자유로워지기 위한 다양한 연구와 기법이 존재하는데 Spectral Pooling도 이 중 하나이다. 본 논문에서는 이산 푸리에 변환(Discrete Fourier Transform, DFT)을 이용한 Spectral Pooling에 대한 소개와, 해당 풀링의 성질을 통상적으로 사용되고 있는 Max Pooling과의 성능 비교를 통해 분석한다. 또한 영상 내 고주파수 부분에서 특히 더 강건하지 못하다는 맥스 풀링의 고질적인 문제점을, Spectral Pooling과의 하이브리드(Hybrid) 구조를 통해 어떻게 극복해나갈 것인지 그 가능성을 중심으로 실험을 수행했다.

• 한국콘텐츠학회논문지
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• 제6권1호
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• pp.1-7
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• 2006

본 논문에서는 Orthogonal Frequency Division Multiplexing(OFDM) 시스템의 Peak-to-Average Power Ratio(PAPR) 성능을 향상시키기 위한 목적으로 Selective Mapping(SLM)과 Partial Transmit Sequence(PTS)기법을 결합하는 방식에 있어서, 늘어나는 계산량을 감소시키는 방법을 제안한다. PAPR의 감소효율을 높이고자 하는 많은 기법 중에 SLM과PTS기법에 관한 활발한 연구가 진행되어 왔을 뿐만 아니라, SLM과PTS을 결합한 기법에 관한 많은 연구가 진행되어 왔다. 결합기법에 있어서는, 복잡성이 크게 증가하는 문제가 존재하는데, 이러한 계산량의 복잡성을 줄이는 방법으로, 본 논문에서는 N-point IFFT 알고리즘을 도입한 SLM과 PTS 기법들로 결합된 새로운 시스템을 제안하였다. 이 방법은 SLM과 PTS와의 단순 결합에 비하여 시스템의 계산량의 복잡성을 감소시키는 결과를 가져다준다. 제안된 기법에서의 계산량의 감소는 N-Point IFFT의 과정에서 생성되는 n개의 단계 중의 최적의 결과를 내는 단계에서 위상 시퀀스와 부블럭 인덱스를 곱함으로써 계산의 복잡성을 낮추어 주는 과정을 통하여 이룬다. 제안된 알고리즘의 성능의 우수성은 시뮬레이션을 통하여 실험적인 부분을 나타냈으며, 또한 해석적인 방법을 통하여 계산량이 감소함을 보였다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.11-20
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• 1998

고속 복소수 연산장치는 채널등화, 동기신호 복원, 변조 및 복조 등 디지탈 통신 시스템의 기저대역 신호처리에 필수적인 기능블록이다. 본 논문에서는 redundant binary (RB) 연산과 radix-4 Booth recoding을 결합한 새로운 복소수 승산 알고리듬을 제안한다. 제안되는 복소수 승산 방법은 실수 승산기를 사용하는 기존의 방법과 비교하여 부분곱의 수를 반으로 감소시키며, 단순화된 병렬구조로 구현되므로 고속 동작 및 저전력 소모를 가능하게 한다. 제안된 알고리듬을 적용하여 10-bit operand를 갖는 prototype 복소수 승산-누적기(complex-number multiplier-accumulator ; CMAC) 코어를 0.8-㎛ N-Well CMOS 공정으로 설계, 제작하였다. 제작된 CMAC 칩은 18,000여개의 트랜지스터로 구성되며, 코어부분의 면적은 약 1.60 × 1.93 ㎟이다. 제작된 칩을 테스트 보드에 실장하여 특성을 평가한 결과, 전원전압 V/sub DD/=3.3-V에서 120-MHz의 속도로 동작함을 확인하였으며, 이때의 전력소모는 약 63-mW로 측정되었다.

• 전기전자학회논문지
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• 제9권1호
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• pp.1-6
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• 2005

본 논문에서는 CMOS 다치 논리회로를 이용한 고성능 곱셈기를 제안하였다. 이 곱셈기는 Modified Baugh-Wooley 곱셈 알고리즘과 전류모드 4치 논리회로를 적용하여 트랜지스터의 수를 감소시키고 이에 따른 상호연결 복잡도를 감소시켜 곱셈기 성능을 향상시켰다. 제안한 회로는 전압모드 2진 논리신호를 전류모드 4치 논리신호로 확장하는 동시에 부분 곱을 생성하고 4치 논리 가산기를 통해 가산을 수행 후 전류모드 4치-2진 논리 변환 디코더를 이용하여 출력을 생성한다. 이와 같이 곱셈기의 내부는 전류모드 4치 논리로 구성하였으며 입출력단은 전압모드 2진 논리회로의 입,출력을 사용함으로써 기존의 시스템과 완벽한 호환성을 갖도록 설계하였다. 이 곱셈기는 6.1mW의 소비전력과 4.5ns의 전달지연을 보였으며, 트랜지스터 수는 두 개의 비교 대상 회로에 비해 60%, 43% 노드 수는 46%, 35% 감소하였다. 설계한 회로는 3.3V의 공급전원과 단위전류 5uA를 사용하여, 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, HSPICE를 사용하여 그 타당성을 입증하였다.

• 대한교통학회지
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• 제16권1호
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• pp.129-150
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• 1998

신호교차로에서의 효율적인 교통운영을 위해서는 비보호좌회전의 활성화가 필요하며 이를 위해서는 비보호좌회전이 허용되는 신호교차로에서의 교통운영의 정확한 분석이 가능해야한다. 본연구에서는 국내신호교차로에서의 운전자의 행태에 기초하여 USHCM의 비보호 좌회전 분석에서 요구되는 $g_f$, $g_q$, $P_L$, 의 현실적인 값을 산정하기 위한 모형이 제안되었으며 이에 기초하여 비보호좌회전 보정계수 및 용량분석 기법을 제시하였다. 본 연구의 결과는 다음과 같다. 첫째, 공용차로를 가진 비보호좌회전 신호교차로에서 주기당 좌회전교통량(LTC)이 5대까지의 범위에서 G(녹색신호시간)와 LTC를 변수로 한 $g_f$모형이 개발되었다. 둘째, $v_{olc}$와 $qr_o$를 변수로 한 $g_q$모형이 개발되었으며 제안된 모형에 의한 $g_q$값이 진주 및 광주에서의 현장관측치와 거의 일치함을 볼 수 있었다. 셋째, 1994 USHCM의 $P_L$모형이 LTC가 증가할수록 $P_L$값이 감소하는 비현실적인 모형의 구조를 가지므로 현실적인 모형의 구축을 위해 국내 현장자료에 기초하여 LTC를 변수로하여 $P_L$산정을 위한 단순화된 모형이 개발되었다. 넷째, 대향교통류를 통해 좌회전할 수 있는 유효녹색시간의 부분의 $g_u$를 산정하여 비보호좌회전 포화교통류율($S_{LT}$)에 주기 대 $g_u$의 비를 곱한 비보호좌회전 용량산정식이 제안되었다.

• 한국음향학회지
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• 제18권4호
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• pp.71-77
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• 1999

본 논문에서는 거리종속 해양에서 음전달 풀이법으로 각광받고 있는 포물선 방정식법에 대한 고차 해의 전산코드를 작성하고 이들에 대한 수치 시험을 수행하였으며 포물선 방정식법의 정확성을 수치문제 적용 측면에서 고찰하였다. 깊이 방향 연산자의 선형 근사방법으로는 (equation omitted) 근사법의 곱형태를 이용하였으며 Galerkin방법을 이용하여 수치계산을 수행하였고 계산량의 감소를 위하여 부분적으로 collocation을 이용하였다. 거리방향 연산자는 음해법인 Crank-Nicolson법, 초기해로는 자체 초기해를 이용하였다. 수치시험은 세 가지 해양 환경에 대하여 시행하였고 이들의 결과는 해석해, 파수적분법을 이용한 OASES결과와 기존의 포물선 방정식법을 이용한 전산조직인 RAM 등과 비교하였다.

• 한국전자통신학회논문지
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• 제19권2호
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• pp.409-416
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• 2024

빠른 고속 데이터 신호 처리 및 논리 연산을 위한 부동 소수점 연산 요구 사항이 확대됨에 따라 부동 소수점 연산 장치의 속도는 시스템 작동에 영향을 미치는 핵심 요소이다. 본 논문에서는 다양한 부동소수점 곱셈기 방식의 성능 특성을 연구하고, 캐리와 합의 형태로 부분 곱을 압축한 다음, 최종 결과를 얻기 위해 캐리 미리 보기 가산기를 사용한다. Intel Quartus II CAD 툴을 이용하여 Verilog HDL로 부동소수점 곱셈기를 기술하고 성능 평가를 하였다. 설계된 부동소수점 곱셈기는 면적, 속도 및 전력 소비에 대해 분석 및 비교하였다. 월러스 트리를 사용한 수정 부스 인코딩 방식의 FMAX는 33.96Mhz로 부스 인코딩보다 2.04배, 수정 부스 인코딩보다 1.62배, 월러스 트리를 사용한 부스 인코딩보다 1.04배 빠르다. 또한, 수정 부스 인코딩에 비해 월러스 트리를 이용한 수정 부스 인코딩 방식의 면적은 24.88% 감소하고, 전력소모도 2.5% 감소하였다.

• 한국통신학회논문지
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• 제27권9C호
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• pp.861-870
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• 2002

본 논문에서는 RSA 암호 알고리즘의 연산속도 문제에 초점을 맞추어 동작속도를 향상시키고 가변길이 암호화가 가능하도록 하는 새로운 구조의 1024-비트 RSA 암호시스템을 제안하고 이를 하드웨어로 구현하였다. 제안한 암호시스템은 크게 모듈러 지수승 연산 부분과 모듈러 곱셈 연산 부분으로 구성되었다. 모듈러 지수승 연산은 제곱 연산과 단순 곱셈 연산을 병렬적으로 처리할 수 있는 RL-이진 방법을 개선하여 적용하였다. 그리고 모듈러 곱셈 연산은 가변길이 연산과 부분 곱의 수를 감소하기 위해서 Montgomery 알고리즘에 4 단계 CSA 구조와 기수-4Booth 알고리즘을 적용하였다. 제안한 RSA 암호시스템은 하이닉스 0.35$\mu\textrm{m}$ Phantom Cell Library를 사용하여 하드웨어로 구현하였고 최대 1024-비트까지 가변길이 연산이 가능하였다. 또한 소프트웨어로 RSA 암호시스템을 구현하여 하드웨어 시스템의 검증에 사용하였다. 구현된 하드웨어 RSA 암호시스템은 약 190K의 게이트 수를 나타내었으며, 동작 클록 주기는 150MHz이었다. 모듈러스 수의 가변길이를 고려했을 때, 데이터 출력률은 기존 방법의 약 1.5배에 해당한다. 따라서 본 논문에서 제안한 가변길이 고속 RSA 암호시스템은 고속 처리를 요구하는 각종 정보보호 시스템에서의 사용 가능성을 보여주었다.