• 대한전자공학회논문지TE
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• 제39권2호
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• pp.1-5
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• 2002

부동소수점 시스템은 IEEE754 표준을 따른다. 부동소수점 방식의 가산기를 2의 보수를 사용하지 않고 1의 보수를 사용함으로서 간단히 나타낼 수 있다. 즉 이 시스템은 단지 반전을 함으로서 간단하고 빠른 연산을 수행할 수 있도록 하였다. 새롭게 설계된 가산기의 연산속도 향상을 위해 53bit의 캐리 선택 가산기를 사용하였다. 본 논문에서는 연산속도 향상을 위한 고성능의 효율적인 마이크로프로세서 시스템을 위한 부동소수점 가산 장치를 설계하였다.

• 한국정보과학회논문지:시스템및이론
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• 제36권6호
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• pp.532-542
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• 2009

동적 온도 제어 기술은 마이크로프로세서 내부 특정 유닛의 온도가 크게 올라가는 열섬 문제를 해결하기 위해 널리 사용되는 기법으로 냉각 비용을 감소시키고 칩의 신뢰성을 높인다는 장점이 있지만, 기법 적용으로 인해 성능이 저하되는 단점이 있다. 본 논문에서는 부동소수점 응용 프로그램 수행 시 발열 문제를 해결하기 위해 적용되는 동적 온도 제어 기술로 인한 성능 저하를 최소화하기 위하여 듀얼 부동소수점 가산기 구조를 제안하고자 한다. 부동소수점 응용 프로그램을 수행할 때, 가장 많이 활성화되는 유닛 중 하나인 부동소수점 가산기를 두 개로 중복시켜서 접근을 분산시키는 기법을 통해 열섬 문제를 해결하고자 한다. 또한 상호 인접한 유닛 간의 열 전달로 인해 온도가 상승하는 문제를 해결하기 위하여, 열 진달 지연 공간을 마이크로프로세서 내에 배치시키는 방법을 제안한다 제안 기법들의 적용 결과, 동적 온도 관리 기술을 사용하는 환경에서 마이크로프로세서의 최고 온도가 평균 $5.3^{\circ}C$ 최대 $10.8^{\circ}C$ 낮아지면서 발열로 인한 칩의 안정성 저하 문제를 완화시킬 수 있다. 또한 동적 온도 관리 기술이 적용되는 시간을 크게 줄임으로써 프로세서의 성능은 평균 1.41배(최대 1.90배) 향상된다.

• 제어로봇시스템학회지
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• 제4권2호
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• pp.18-19
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• 1998

이 글에서는 1. DSP 발전의 역사(Texas Instrument사의 DSP와 관련하여) 2. Texas Instrument TMS320 Family - 16고정소수점 DSP, 32 Bit 부동소수점 DSP 3. 앞으로의 전망 등에 대하여 다루었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 추계학술발표대회 및 정기총회
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• pp.921-924
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• 2005

지문인식 방법은 사람이 갖는 유일한 정보인 지문을 이용하여 문자 기반 인증 방법이 갖는 문제점을 해결할 수 있는 생체 인식 사용자 인증 방법이다. 많은 인식 방법들이 연구, 개발되었고 신뢰할 수 있는 인증 방법을 제공하기 위한 시도로 각종 방법들이 제안되고 또한 사용되고 있는데, 기존의 지문 인식 방법은 산술 연산과 수학적 접근을 주류로 하고 있기 때문에 부동 소수점 연산 프로세서(FPU)가 필요하다는 단점을 가지고 있다. 임베디드 시스템에서는 부동 소수점 연산 프로세서가 지원이 되지 않아 기존의 알고리즘들을 임베디드 시스템에 그대로 적용하기에는 문제가 있다. 따라서 본 논문에서는 이러한 단점을 극복하기 위해 기본적인 이미지 처리 및 특징점 추출 후, 수학적 연산을 최대한 배제한 알고리즘을 적용하여 인증을 수행하는 지문인식 방법을 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.198-201
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• 2007

본 논문에서는 변형된 Newton-Raphson 알고리즘과 LUT(Look Up Table)를 사용하는 역제곱근 연산기를 제안한다. Newton-Raphson 부동소수점 역수 알고리즘은 일정한 횟수의 곱셈을 반복하여 역수 제곱근을 계산하는 방식이다. 변형된 Newton-Raphson 알고리즘은 하드웨어 구현에 적합하도록 변환되었으며, LUT는 오차를 줄이기 위해 개선되었다. 제안된 연산기는 LUT의 크기를 최소화하고, 순환적인 구조가 아닌 2-stage pipeline 구조를 가진다. 또한 IEEE-754 부동소수점 표준을 기초로 하는 24-bit 데이터 형식을 사용해 면적과 속도 향상에 유리하여 휴대용 기기의 멀티미디어 분야의 응용에 적합하다. 본 역제곱근 연산기는 소수점 이하 8-bit의 정확도를 가지며 VHDL을 이용하여 설계되었다. 그 크기는 $0.18{\mu}m$ CMOS 공정에서 약 4,000 gate의 크기를 보였으며 150MHz에서 동작이 가능하다.

• 한국정보통신학회논문지
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• 제5권3호
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• pp.517-524
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• 2001

IEEE-754 부동소수점 표준을 지원하는 radix-2 SRT 제산기 유닛을 redundant binary (RB) 수치계를 이용하여 설계하였다. RB 수치계를 이용함으로써 기존의 2의 보수 수치계를 이용하는 경우에 비해 부분 몫 결정 회로의 동작속도를 약 20-% 향상시킴과 아울러 회로 단순화를 이루었다. 또한, 새로운 RB 가산기 회로를 제안함으로써 가수 제산기를 효율적으로 구현하여 기존의 방식에 비해 면적을 약 20-%의 감소시켰다. 설계된 부동소수점 제산기는 배정도 형식과 5가지의 예외처리 및 4가지의 반올림 모드를 지원하며, Verilog HDL로 설계되어 Verilog-XL로 검증하였다.

• 전기전자학회논문지
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• 제22권3호
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• pp.805-809
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• 2018

본 연구에서는 이진 가중치 신경망(BWN)을 부동소수점 데이터를 사용하여 학습시킨 후에, 학습된 파라미터와 주요연산을 고정소수점으로 근사화시키는 과정에서 정확도의 변화를 분석하였다. 신경망을 이루고 있는 각 계층의 입력 데이터와 컨볼루션 연산의 계산에 고정소수점 수를 사용했으며, 이때 고정소수점 수의 전체 bit 수와 소수점 이하 bit 수에 변화를 주면서 정확도 변화를 관찰하였다. 각 계층의 입력 값과 중간 계산값의 정수 부분의 손실이 발생하지 않으면 고정소수점 연산을 사용해도 부동소수점 연산에 비해 큰 정확도 감소가 없었다. 그리고 오버플로가 발생하는 경우에 고정소수점 수의 최대 또는 최소값으로 근사시켜서 정확도 감소를 줄일 수 있었다. 이 연구결과는 FPGA 기반의 BWN 가속기를 구현할 때에 필요한 메모리와 하드웨어 요구량을 줄이는 데 사용될 수 있다.

• 한국정보통신학회논문지
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• 제8권5호
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• pp.1089-1095
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• 2004

주어진 네트워크에서 최적의 스타이너 트리를 구하는 문제는 NP-hard이며, 최적에 가까운 스타이너 트리를 구하기 위하여 유전자 알고리즘을 이용한다. 본 논문에서는 이 문제를 해결하기 위하여 유전자 알고리즘에서 염색체를 기존의 이진스트링 대신 부동소수점으로 표현하였다. 먼저 주어진 네트워크에 Prim의 알고리즘을 적용하여 스패닝 트리를 구하고, 부동소수점 표현을 갖는 유전자 알고리즘을 사용하여 새로운 스타이너 점을 트리에 추가하는 과정을 반복함으로써 최적에 가까운 스타이너 트리를 구했다 이 방법을 사용하면 이진스트링을 사용하는 기존의 방법에 비해서 트리가 보다 빠르고 정확하게 최적에 가까운 스타이너 트리에 접근했다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.407-413
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• 2015

본 논문에서 제안된 십진 부동소수점 가산기(decimal floating-point adder, DFPA)는 선행 제로 예측기(leading zero anticipator, LZA)를 이용해 임계 경로 단축을 통해 지연시간을 줄임으로서 연산 처리 속도를 향상시키는 파이프라인 구조로 설계하였다. 제안된 십진 부동소수점 가산기의 성능 평가 및 검증 환경은 시뮬레이션에 Flowrian 툴을 사용하였으며, 합성에는 QuartusII 툴 상에서 Cyclone III FPGA를 대상으로 지정하였다. 제안된 방식은 동일한 입력 데이터를 이용하여 기존에 제안된 설계 방식들과 시뮬레이션을 통해 비교 검증한 결과, L.K.Wang이 제안한 방식 및 기존 제안된 방식들보다 각각 11.2%, 5.9%의 성능이 향상되었다. 또한 연산 처리 속도 향상 및 임계 경로 상의 지연 소자의 수가 감소됨을 확인하였다.

• 정보처리학회논문지B
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• 제13B권4호
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• pp.429-438
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• 2006

일반적으로 신경망은 비선형성 문제를 해결하기 위해서 소프트웨어로 많이 구현되었지만, 영상처리 및 패턴인식과 같은 실시간 처리가 요구되는 응용에서는 빠른 처리가 가능한 하드웨어로 구현되고 있다. 다양한 종류의 신경망 중에서 다층 신경망(MLP: multi-layer perceptron)의 하드웨어 설계는 빠른 처리속도와 적은 면적 그리고 구현의 용이성으로 고정소수점 연산을 많이 사용하였다. 하지만 고정소수점 연산을 사용하는 하드웨어 설계는 높은 정확도의 부동소수점 연산을 많이 사용하는 소프트웨어 MLP를 쉽게 적용할 수 없는 문제점을 가진다. 본 논문에서는 높은 정확도와 높은 유연성을 가지는 부동소수점 연산을 사용하면서도 은닉층 뉴런수를 주기(cycle)로 빠르게 수행하는 MLP의 완전 파이프라이닝(fully-pipelining) 설계방법을 제안한다. MLP는 주어진 문제에 의해서 자연스럽게 입력층과 출력층의 구조가 결정되지만, 은닉층 구조는 사용자에 의해서 결정된다. 그러므로 제안된 설계방법은 많은 반복수행이 요구되는 영상처리 및 패턴인식 등의 분야에서 은닉층 뉴런수를 최적화 하여 쉽게 성능 향상을 이룰 수 있다.