• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2009.11a
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• pp.251-254
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• 2009

본 논문에서는 고해상도 동영상의 실시간 복호화를 위하여 Application Specific Instruction-set Processor (ASIP)기술을 이용하여 H.264/AVC 고속 병렬 복호화기를 설계하였다. 우선, 하드웨어에 최적화된 구조로 복호화기를 설계하고 LISA로 기술한 멀티미디어 전용 명령어를 명령어 집합에 추가하였다. 이렇게 설계한 고속 H.264/AVC 복호화기는 사이클 기반 시뮬레이터에서 성능을 측정한 결과 기존 대비 약 35%의 복호화 사이클 감소를 보였다. 추가적인 성능 향상을 위해, 앞서 설계한 고속복호화기를 여러 개 사용하여 병렬 H.264/AVC 복호화기를 설계하였다. 병렬 복호화기는 여러 매크로블록을 동시에 복호화 처리함으로써 복호화기의 성능을 대폭 향상시켰다. 병렬 복호화기는 고속 복호화기 대비 약 75%의 복호화 사이클이 감소하였다. 이에 고해상도 동영상의 실시간 복호화를 위한 H.264/AVC 고속 병렬 복호화기의 설계 방법을 제시하고자 한다.

• Broadcasting and Media Magazine
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• v.15 no.4
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• pp.108-122
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• 2010

복호화기 예측 부호화 기술은 종래의 예측 부호화 기술과 매우 다른 새로운 압축방식이다. 즉, 부호화기에서 모든 예측과정을 수행한 후, 복호화기가 예측부호화 오류로부터 원래의 데이터를 복원하는데 필요한 예측정보를 모두 전송하였던 기존 기술과는 달리, 이 예측정보를 복호화기 스스로 찾아내어 사용하는 방식이다. 이러한 이유로 압축 부호화 성능은 매우 향상 되었으나 반대로 복호화기는 예측치를 찾아내기 위하여 매우 많은 계산량을 소모하여야 한다는 단점도 있다. 본 고에서는 복호화기 예측 부호화 기술의 다양한 방식과 이러한 문제점을 어떤 방식으로 개선하였는지 알아본다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2012.07a
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• pp.254-256
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• 2012

본 논문에서는 MPEG-D 오디오 서브그룹에서 진행 중인 Unified Speech and Audio Coding (USAC) 표준의 Linear Prediction Domain (LPD) 복호화기 모듈을 고정소수점 알고리즘으로 제안한다. USAC 부호화기는 두 개의 최신 음성-오디오 부호화기가 융합된 형태로, 음성 및 오디오 신호에 대하여 우수한 성능을 갖는 부호화기이다. USAC의 표준 완료와 본격적인 서비스화에 앞서서 USAC LPD 복호화기의 구조적인 특성을 분석하고, Digital Signal Processor (DSP)구현을 위한 LPD 복호화기의 고정소수점 알고리즘을 구축하는 동시에 모듈의 복잡도를 측정하고자 한다. 또한 고정소수점 알고리즘으로 구현된 LPD 복호화기와 기존의 부동소수점 복호화기의 성능을 비교하고, LPD 복호화기의 두 가지 부호화 모드에 따른 복잡도 이슈를 다루도록 한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.11a
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• pp.299-302
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• 2011

분산비디오압축(DVC, Distributed Video Coding) 기술은 부호화기의 복잡한 과정을 복호화기로 이동시킴으로써 경량화 비디오 부호화를 위한 새로운 방법으로 주목 받고 있다. 하지만 복호화기에서 채널 복호 과정과 움직임 추정/보상 과정이 수행됨으로써 복호화기의 복잡도가 상당히 증가하게 되며, 이에 복호화기 채널 복호 과정을 고속화하기 위한 방법이 지속적으로 제안되고 있다. 그러나 채널 복호 과정이 고속화될수록 움직임 추정/보상에 소요되는 계산량이 상대적으로 증가하게 되어, 이에 대한 연구가 필요하다. 따라서 본 논문에서는 상대적으로 증가하는 움직임 추정/보상 과정에 적응적 탐색 영역 방법을 적용하여 DVC 복호화기를 고속화하는 알고리즘을 제안한다. 제안 방법은 고정된 탐색 영역을 사용한 보조 정보 생성 방법과 비교하여 평균 76%의 시간절감이 가능하며, 성능저하는 BDBR이 약 0.31% 증가하는 정도로 크지 않다.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2000.08a
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• pp.173-176
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• 2000

본 논문은 VHDL을 이용하여 1997년 국제 표준안으로 제정된 MPEG-2 AAC 복호화기의 각 모듈을 구현하였다. AAC 복호화기는 허프만 복호화, 역양자화, 고해상도 필터뱅크 등의 도구들이 필수적으로 사용된다. AAC 복호화기의 실시간 구현을 위해 각 도구들의 알고리즘을 분석하고, 하드웨어 개발에 알맞게 최적화하여 고속화와 적은 메모리를 사용하여 효율적으로 구현하였다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.5
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• pp.112-121
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• 1999

본 연구에서는 사운드 합성에 응용할 목적으로 설계된 오디오 복호화기에 대한 내용을 담고 있다. 악기음을 ROM에 저장한 후 그 데이터를 이용하여 사운드 합성을 하는 PCM 방식에서 많은 악기음 데이터를 저장하면 할수록 더욱 좋은 음질의 사운드를 합성할 수 있다. 따라서 한정된 용량에 더욱 많은 악기음을 저장하기 위해서는 압축이 꼭 필요하다. 이를 위해서는 미리 압축한 악기음을 ROM에 저장한 후 그것을 필요시 복호화해 줄 복호화기만 있으면 된다. 그와 동시에 많은 악기음을 내기 위해서는 빠른 복호화기 필수적이다. 그래서 MPEG-1 오디오의 layer-1을 기본으로 하여 44.1 KHz의 샘플링 주파수로 32가지 악기음에 대한 실시간 복호화를 수행한다. 여기서는 음원 압축이라는 특수한 목적에 맞추어 압축의 효율성을 높이고 스스로 루프를 만들어서 합성의 편의를 제공하고 기존의 MPEG-1 오디오 layer-1에서 변형이 된 새로운 포맷과 추가된 기능에 관한 내용을 담고 있으며 이러한 복호화기를 설계하고 FPGA를 이용하여 검증하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.06a
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• pp.296-299
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• 2013

디스플레이 기술이 발전함에 따라 다양한 크기의 디스플레이를 탑재한 장치들이 등장하게 되었고, 다양한 디스플레이 크기만큼 다양한 해상도를 사용하고 있다. 때문에 비디오 코덱과 scaler는 보편적으로 함께 사용된다. 그러나 기존의 scaler는 비디오 코덱의 복호화기와 화면 해상도 변환 모듈이 독립적으로 구성되고, 서로 간에 정보를 이용하지 않으므로 시스템의 성능 개선에 한계가 존재하였다. 즉, 비디오 코덱의 복호화기는 비트스트림으로부터 복호한 정보를 바탕으로 영상을 복원하고, 복원영상은 up/down scaler에서 확대/축소를 수행한다. 하지만 비디오 코덱의 비트스트림에 존재하는 정보는 영상의 특성을 반영하기 때문에 up/down scaler에서 비디오 코덱의 복호화기에서 복호된 정보를 이용하면 복잡도의 증가 없이 효율적인 확대/축소를 수행할 수 있다. 이에 본 논문에서는 비디오 코덱 중 차세대 비디오 코덱인 H.264/AVC 복호화기에서 생성된 복원 영상에 대해서 별도로 영상의 특성을 계산하는 모듈 없이 H.264/AVC 복호화기에서 복원된 정보 중 인트라 모드 정보를 바탕으로 영상의 특성에 맞는 up/down scaler를 구현하는 방법을 제안한다. 이 방법은 기존의 scaler들보다 물체의 경계영역을 더 선명하게 확대하는 효과를 보인다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.473-476
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• 2001

본 논문에서는 32비트 MCU RISC 프로세서를 사용하여 MPEC 오디오 복호화기를 소프트웨어의 구현하였다. 구현된 MPEC 오디오 복호화기는 MPEC-2 Layer-III (MP3)와 MPEC-2 AAC 로 구성된다. 프로그래밍 가능한 소프트웨어로 구현하여 향후 성능 개선이나 새로운 기능을 추가할 수 있는 유연성을 극대화하였다. 복호화기 구현은 구현 시간과 비용을 고려하여 직접 어셈블리를 코딩하는 대신 최적화된 C 코드를 사용하여 컴파일하는 방법을 선택하였다. 이때 발생할 수 있는 성능 저하 요소들을 줄이기 위해 추가의 최적화 과정을 수행하여 성능을 개선하는 방법을 제시하였다. 구현된 복호화기의 출력 음질은 ISO 13818-4 compliance test 결과 Full compliance 를 만족하였다. 또한 연산량 최적화 결과 MP3 와 AAC 테스트 비트열에 대해 모두 35 MHz 이하의 동작 주파수로 동작이 가능함을 확인하였다.

• Journal of the Institute of Convergence Signal Processing
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• v.2 no.1
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• pp.113-118
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• 2001

In this paper, we implement modules of the MPEG-2 AAC decoder using VHDL. Tools of Huffman decoder, inverse quantizer and high-density filter bank which are necessary for the AAC decoder. We designed the high speed Huffman decoder using the method of octal tree search algorithm, and reduced computational time of filter bank using IFFT. Also, we use table of computation result for an exponential calculation of Inverse quantizer in fixed-point hardware, and reduced the size of table using linear interpolation. Modules implemented by hardware through optimization work in real time at low clock frequency are possible to reduce the system size.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.3
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• pp.587-594
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• 2005

In the paper, after we propose a viterbi decoder which has multiple buffering and parallel processing decoding scheme through expanding time-divided imput signal, and map a FPGA, we implement a channel coding system together with PC-based software. Continuous input signal is buffered as order of decoding length and is parallel decoded using a high speed cell for viterbi decoding. Output data rate increases linearly with the cell formed the viterbi decoder, and flexible operation can be satisfied by programming controller and modifying input buffer. The tell for viterbi decoder consists of HD block for calculating hamming distance, CM block for calculating value in each state, TB block for trace-back operation, and LIFO. The implemented cell of viterbi decoder used 351 LAB(Logic Arrary Block) and stably operated in maximum 139MHz in APEX20KC EP20K600CB652-7 FPGA of ALTERA. The whole viterbi decoder including viterbi decoding cells, input/output buffers, and a controller occupied the hardware resource of $23\%$ and has the output data rate of 1Gbps.