• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.63-65
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• 2021

보안 SoC (system-on-chip)를 이용한 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; EC-DSA)의 H/W-S/W 통합 구현에 대해 기술한다. 보안 SoC는 Cortex-A53 APU를 CPU로 사용하며, 하드웨어 IP로 설계된 고성능 타원곡선 암호 (high-performance ellipitc curve cryptography; HP-ECC) 코어와 SHA3 (secure hash algorithm 3) 해시 함수 코어가 AXI4-Lite 버스 프로토콜로 연결된다. 고성능 ECC 코어는 12가지의 타원곡선을 지원하며, SHA3 코어는 4가지의 해시 함수를 지원한다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 EC-DSA에 의해 생성된 서명의 유효성을 검증하였다.

• IT SoC Magazine
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• 통권20호
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• pp.42-45
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• 2007

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.251-253
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• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• 한국정보통신학회논문지
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• 제26권7호
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• pp.1071-1077
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• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 춘계학술대회
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• pp.166-168
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• 2018

본 논문에서는 Whirlpool 해시 코어가 Cortex-M0의 슬레이브로 인터페이스된 보안 SoC 프로토타입 구현에 대해 기술한다. ISO/IEC에서 표준으로 채택된 경량 해시 알고리듬인 Whirlpool 해시 함수를 64-비트의 데이터 패스로 구현하였으며, 키 확장 연산과 암호화 연산을 수행하는 하드웨어를 공유하여 면적이 최소화되도록 설계하였다. 설계된 보안 SoC 프로토타입을 Cyclone-V FPGA에 구현한 후, ULINK2 어댑터와 Cortex 내부 디버거를 통해 Whirlpool 해시 코어에서 연산된 해시값을 확인함으로써 SoC 프로토타입의 동작을 확인했다.

• 정보처리학회논문지C
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• 제11C권5호
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• pp.577-584
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• 2004

본 연구는 통합적 관점에서 전자상거래보안 분야를 전자무역 분야에 체계적으로 접목하여 솔루션을 제시하였다. 전자무역보안에 적용할 수 있는 통합적 관점에서 3가지 정보보안 공격에 대하여 중점적으로 연구하였다. 첫째, 시스템공격, 둘째, 데이터공격, 셋째, 비즈니스공격에 대한 해결책을 중심으로 그 대응방법을 연구하였다. 각각의 해결책에 대하여 다음과 같이 해 볼 수 있다. 전자무역에 관련된 당사자들은 시스템공격, 데이터공격, 비즈니스공격에 대응하기해서 정부측면에서의 전자무역보안에 대한 정책적 관리와 보안인프라의 구축이 요망되고, 기업차원에서는 보안의식 강화와 정보보호장치 즉, 방화벽, 침입탐지시스템(IDS), 공개키기반구조(PKI), 가설사설망(VPN), 안티바이러스제품, 암호화, 생체인식기술 등의 활용 또는 정보보호전문업체를 통한 아웃소싱을 이용한 전자무역보안의 수단을 강구해야 된다. 결론적으로 전자무역기업은 적절한 보안시스템의 도입과 더불어 관리자들의 최근 해킹기술발전에 대하여 신속히 대처하려는 노력이 무엇 보다 중요하다. 전자무역 분야에도 다양한 보안솔루션과 보안인식의 제고가 강조된다.

• 정보처리학회논문지C
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• 제10C권6호
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• pp.675-682
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• 2003

공격자는 시스템에 침입하기 위해 시스템 취약점을 수집한 후, 여러 공격 방법을 통해 루트권한을 획득하여 시스템 정보를 유출 및 변조하며 더 나아가선느 시스템을 파괴한다. 이러한 공격에 대응하기 위해 침입 탐지 및 차단을 위한 보안 시스템들이 많이 개발디어 왔지만, 최근 공격자들은 보안 시스템들을 우회하여 시스템에 침입하기 때문에 많은 문제가 되고 있다. 본 논문에서는 루트권한을 획득한 공격자의 불법행위를 막기 위한 보안커널모듈을 제안한다. 보안커널모듈은 추가적인 패스워드를 통해 시스템의 관리자 인증을 강화하여, 공격자가 중요 파일을 변조하고 루트킷을 설치하는 행위를 막는다. 또한 공격자의 불법 행위에 대한 경고메일을 관리자에게 실시간으로 보내서, 관리자가 메일에 포함된 정보를 통해 새로운 보안 정책을 수립하도록 한다.

• 정보처리학회논문지C
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• 제14C권2호
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• pp.115-122
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• 2007

국가 및 공공기관의 정보시스템에 대한 해킹 등의 보안사고 발생이 증대하고 있으나 첨단화되는 공격 기술 등에 체계적으로 대응하기 위한 정보보안 대책 마련에 활용되는 예산 사용의 근거가 미미한 실정이며, 정보화와 정보보안의 양면에 적절한 투자가 이루어져야함에도 불구하고 정보화 분야에 불균형적으로 예산 투자가 이루어지고 있다. 이에 국가기관의 정보보안 예산 현황을 정확히 파악하고 각 기관의 정보보안 강화를 위한 예산 확보 및 사용 근거를 마련하기 위해 정보보안 예산 효율화, 정보보안 예산 산정.집행의 근거 마련, 정보보안예산 직접 마련, 정보보안수준에 따른 정보화 예산 배정 및 정보보안 관리체계 개선 등을 통한 예산 제도화를 위한 방안을 고찰해보고자 한다.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.