본 논문에서는 전기차 충전기용 모듈형 DC/DC 컨버터의 병렬 제어 기법을 제안한다. 전기차 충전기는 모듈형 컨버터를 적용하여 출력 전력 용량이 증가되고 있지만, 모듈간 구성 요소의 차이, 게이트 드라이버의 지연, 센싱 오차 등에 의해 출력 전류 불균형이 발생하며, 이는 전체 시스템의 효율 및 신뢰성 저하를 야기한다. 출력 전류 균등 분배를 위한 기존의 기법들은 전압 강하 또는 시스템 부피 및 비용이 증가한다는 단점을 갖는다. 본 논문에서는 전류 보상 성분을 고려한 병렬 제어 기법을 적용하여 시스템의 하드웨어 변동없이 출력 전류 균등 분배를 달성한다. 시뮬레이션을 통하여 제안하는 병렬 제어 기법의 성능 및 타당성을 검증한다.
웹의 크기가 폭발적으로 증가함에 따라 인터넷에서 정보를 얻는 수단으로서 검색 엔진의 중요성이 부각되고 있다. 검색 엔진은 사용자에게 최신의 정보를 검색 결과로서 제공하기 위해 웹 페이지를 주기적으로 수집하고 이를 데이타베이스에 저장한다. 웹 크롤러는 이러한 목적으로 웹 페이지를 수집하는 프로그램이다. 대부분의 검색 엔진은 제한된 시간 내에 많은 수의 웹 페이지를 수집하기 위해 다수의 머신을 사용하는 병렬 웹 크롤러를 이용한다. 그러나, 병렬 웹 크롤러의 아키텍처와 세부 구현 방법이 잘 알려져 있지 않기 때문에 실제로 병렬 웹 크롤러를 구현하는 데에 어려움이 많다. 본 논문에서는 병렬 웹 크롤러(parallel web crawler)의 아키텍처와 세부 구현 방법을 제시한다. 병렬 웹 크롤러는 다수의 머신에서 웹 페이지를 병렬적으로 수집하기 위해 조정자(coordinator) 대리자(agent) 구조의 2-티어(tier) 모델을 사용한다. 조정자/대리자 모델은 각 머신에서 웹 페이지를 수집하기 위한 다수의 대리자들과 이 대리자들을 관리하기 위한 하나의 조정자로 구성된다. 병렬 웹 크롤러는 웹 페이지를 수집하기 위한 크롤링(crawling) 모듈, 수집한 웹 페이지를 데이타베이스 로딩 포맷으로 변환하기 위한 컨버팅(converting) 모듈, 수집된 웹 페이지의 중요도를 계산하기 위한 랭킹(ranking) 모듈로 구성된다. 본 논문에서는 병렬 웹 크롤러의 각 모듈들을 설명하고, 세부 구현 방법을 설명한다. 마지막으로, 실험을 통해 병렬 웹 크롤러의 성능을 평가하였다. 실험 결과, 제안된 병렬, 웹 크롤러가 수집해야할 웹 페이지 개수와 머신 개수에 따라 확장 가능함을 보였다.
본 논문에서는 DC 배전과 같이 출력을 증대시키기 위하여 전압원 컨버터 모듈을 병렬로 연결할 때 요구되는 전력 제어 기법을 제안한다. 전력 제어 기법을 통하여 각 모듈의 전력을 자유롭게 제어할 수 있으며, 병렬 시스템이 가지는 문제점인 순환전류 또한 저감시킬 수 있다. 제안 된 전력 제어 기법은 DC 배전 시스템을 위한 전력 변환 모듈에 적용하였으며, 시뮬레이션을 통하여 그 타당성을 검증하였다.
본 논문에서는 병렬 멀티-모듈 UPS 인버터의 출력 LC필터를 이용한 예측제어를 제안한다. 부하의 용량증가에 따라 단상 UPS 모듈을 병렬로 증가시켜 UPS 용량 증설하는 연구가 진행되고 있다. 이러한 UPS 시스템을 제어하기 위해 기존 제안하였던 전류 예측 제어에서는 PI 전압 제어로 인해 UPS 모드 절환 시 제한된 동적 반응(Dynamic response)을 갖는 단점이 있었다. 이러한 문제점을 보완하기 위해, 본 논문에서는 PI 전압제어를 전압 예측 제어로 대체함으로써 보다 빠른 동적 반응을 가질 수 있는 전압 및 전류 예측제어를 제안한다. 제안한 제어기법의 타당성은 수학적 분석 및 시뮬레이션을 통해 검증하였다.
본 논문에서는 병렬 UPS 모듈용 배터리의 효율 향상을 위해 추가적인 밸런싱 회로의 구성 없이 SOC 밸런싱을 수행하는 제어 기법을 제안한다. 각각의 UPS 모듈은 배터리와 인버터로 구성되어 있으며 출력단이 병렬 구조로 이루어져 있다. 배터리간 SOC 불균형은 전체 시스템의 효율을 저하시키는데, 본 논문에서는 시스템의 효율을 향상시키기 위하여 각각의 인버터의 출력을 제어하여 배터리 SOC간의 불균형을 제어하는 제어 기법을 제안한다. 제안하는 SOC 밸런싱 제어 방법은 시뮬레이션을 통해 검증하였다.
본 논문은 Modular Scalable Inverter System에서 큰 부피를 차지하는 인덕터를 저감하기 위한 방법을 제안한다. 최근 전력분야에서는 모듈형 전력변환 시스템을 사용함으로써 다양한 시스템에 필요한 전력을 공급하여 효율을 증가시키고 신뢰성을 높이는 방법들이 대두되고 있다. 하지만 모듈을 병렬로 사용하는 경우에는 모듈 간에 흐르는 순환 전류가 발생하게 된다. 이런 순환전류는 부하로 전력을 공급하지 않기 때문에 시스템 효율을 떨어트리고 전류제어 및 부하 분담을 방해한다. 따라서 병렬형 인버터에는 출력에 순환전류 저감을 위한 인덕터를 사용해야 한다는 단점이 있다. 모듈형 전력변환 장치에서 큰 크기의 출력 인덕터는 시스템 사이즈를 늘리고 비용을 증가시키고 전력밀도가 낮아지게 된다. 따라서 GaN HEMT (Gallium Nitride High Electron Mobility Transistor) 기반 인버터와 순환전류 저감 알고리즘을 사용하여 고속 스위칭을 함으로써 동일한 순환전류 저감 성능을 확보하지만 출력 인덕터의 크기를 줄이는 방안을 제시한다.
영상에 관련된 다양한 응용 시스템들을 구현하는 많은 연구들이 진행되어 왔지만, 그러한 영상 관련 응용 시스템을 구현함에 있어서 처리속도의 저하로 인하여 많은 어려움을 겪고 있다. 이를 해결하기 위해 대두된 여러 방법들 중에서 최근 하드웨어 접근 방법에 고려한 많은 관심과 연구가 진행되고 있다. 본 논문은 영상을 실시간으로 처리하기 위하여 하드웨어 구조를 갖는 병렬처리시스템을 기술하며, 또한 병렬처리시스템을 얼굴 검색 시스템에 적용한 후 처리속도 및 실험 결과를 기술한다. 병렬처리시스템은 SIMD와 MIMD가 결합된 구조를 갖고 있기 때문에 다양한 영상 응용시스템에 대해서 융통성과 효율성을 제공하며, 144개의 처리기와 12개의 다중접근기억장치, 외부 메모리 모듈을 위한 인터페이스와 외부 프로세서 장치(i960Kx)와의 통신을 위한 인터페이스로 구성되어있다. 다중접근기억장치는 메모리 모듈선택회로, 데이터 라이팅회로, 그리고, 주소계산 및 라우팅회로로 구성되어 있다. 또한 얼굴 검색 시스템을 병렬처리 시스템에 적합한 병렬화를 제공하기 위해 메쉬방법을 이용하여 전처리, 정규화, 4개 특징값 추출, 그리고 분류화로 구성하였다. 병렬처리시스템은 하드웨어 모의실험 패키지인 CADENCE사의 Verilog-XL로 모의실험을 수행하여 기능과 성능을 검증하였다.
HVDC 시스템에서 풀-브리지 서브 모듈 구조는 하프브리지 서브 모듈에 비해 부품 수가 증가하지만 100 % 여유율 확보가 가능하여 고장률을 크게 줄일 수 있다. 그러나 풀-브리지 서브 모듈은 여유율 보장과 암(arm) 단락 방지를 위한 데드 타임(dead-time)을 확보하기 위해 복잡한 제어 알고리즘이 필요하다. 이 문제를 해결하기 위해 풀-브리지 서브 모듈과 동일한 부품 수와 100 % 여유율을 갖는 병렬 하프브리지 구성의 고장률을 분석한다. 기존의 부품 고장 분석에 고장나무분석 방법을 적용하여 서브 모듈의 동작 위험을 반영함으로써 서브 모듈의 수명주기를 보다 정확하게 예측할 수 있다. 병렬 하프브리지 서브모듈의 타당성 검증을 위해 FTA 기반 분석 방법과 기존의 PCA 기반 방법으로 분석된 고장률을 비교한다.
본 연구는 부하의 크기에 따라 출력전압이 변환 가능한 모듈형 컨버터 설계에 관한 것이다. 컨버터는 부하의 크기에 따라 효율이 결정되며 낮은 부하에 대해서는 일반적으로 효율이 낮다. 따라서 대용량의 컨버터를 제작하는 것보다는 소용량의 모듈형 컨버터를 제작하여 부하의 크기에 따라 컨버터 모듈의 병렬결선을 통해 시스템의 용량을 결정하는 것이 효율적인 측면에서 유리할 것이다. 이를 위해 본 연구에서는 부하에 따라 모듈의 수를 조절 가능하도록 설계된 모듈형 DC/DC 컨버터를 소개할 것이다. 모듈의 병렬결선을 위해 출력단에는 프로그램 가능한 저항을 배치하고 이 가변저항을 조절하여 전압의 크기를 조절 가능하게 하였다. 이와 같은 방식으로 제어되는 시스템은 경부하의 경우에 약 32% 가량의 효율 개선을 나타내는 것으로 확인되었다.
본 논문은, Op Amp 회로를 이용한, 모듈로(modulo) (2ⁿ-1) 병렬처리(parallel-processing) 잉여(residue) 승산기(multipliers)의 설계 및 이진(binary) 승산기 설계에 대한 그 기술의 응용 방법에 관한 것이다. 전산처리에 있어서 승산속도의 제약은 집적회로(VLSI) 기술의 발전에 많은 지장을 초래한다. 본 연구는, 이러한 문제를 해결키 위해 (Op Amp 회로를 이용) 모듈로 (2ⁿ-1) 상에서, 시간복잡도(time complexity)가 O( log₂( log₂( log₂ⁿ)))보다 우수한, 일종의 모듈로 병렬 승산기를 구현함과 동시에, 그 기술의 이진 승산기 설계에 대한 응용방법을 모색한다. 이러한 병렬 승산기는 기존의 병렬 승산기들에 비해 에어리어복잡도 (area complexity) 및 시간복잡도(time complexity)에 있어 매우 우수한 성질들을 갖게 되며, 같은 효율을 갖는 이진 승산기의 제작에 쉽게 응용할 수 있어 그 학술적 이용 가치가 높다.
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[게시일 2004년 10월 1일]
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