• Journal of the Institute of Electronics Engineers of Korea SC
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• v.39 no.4
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• pp.36-42
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• 2002

In this paper, we proposed a multiplicative algorithm for two polynomials with all non-zero coefficients over finite field GF($P^m$). Using the proposed multiplicative algorithm, we constructed the multiplier of modular architecture with parallel in-output. The proposed multiplier is composed of $(m+1)^2$ identical cells, each cell consists of one mod(p) additional gate and one mod(p) multiplicative gate. Proposed multiplier need one mod(p) multiplicative gate delay time and m mod(p) additional gate delay time not clock. Also, our architecture is regular and possesses the property of modularity, therefore well-suited for VLSI implementation.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.4
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• pp.145-157
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• 2007

OpenMP is an attractive parallel programming model for a chip multiprocessor because there is no standard parallel programming method for a chip multiprocessor and it is easy to write a parallel program in OpenMP. Then, chip multiprocessor systems can have various architectures according to target application programs. So, we need to implement OpenMP in different way for each system. In this paper, we propose the implementation and the effective translation of major OpenMP directives for a chip multiprocessor without using OS to improve the performance without using special hardware and without extending the OpenMP directives. We present the experimental results on our target platform CT3400.

• The KIPS Transactions:PartA
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• v.14A no.3 s.107
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• pp.147-150
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• 2007

This paper describes a new low-swing inverter for low power consumption. To reduce a power consumption, an output voltage swing is in the range from 0 to VDD-2VTH. This can be done by the inverter structure that allow a full swing or a swing on its input terminal without leakage current. Using this low-swing voltage technology, we proposed a low-power 16$\times$16 bit parallel multiplier. The proposed circuits are designed with Samsung 0.35$\mu$m standard CMOS process at a 3.3V supply voltage. The validity and effectiveness are verified through the HSPICE simulation.. Compared to the previous works, this circuit can reduce the power consumption rate of 17.3% and the power-delay product of 16.5%.

• Electronics and Telecommunications Trends
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• v.25 no.5
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• pp.123-136
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• 2010

반도체 공정 기술의 발전으로 인하여 반도체 회로는 지속적으로 비약적인 성능의 발전을 가져오고 있다. 고성능 프로세서는 이와 같은 반도체 공정의 미세화에 따라 전력소모 및 발열 문제로 인하여 공정 및 속도 향상을 통한 성능 경쟁에서 탈피하여, 수십 개에서 수백 개의 코어를 내장하는 고도병렬화/이기종화를 통한 성능 향상을 추구하는 시대로 접어들고 있다. 본 문서에서는 최근의 고성능 프로세서 동향을 중심으로 병렬/이기종화 기술 및 관련 기술의 최근 동향과 향후 발전 추세에 대해 논의하고자 한다.

• Journal of KIISE:Computing Practices and Letters
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• v.5 no.2
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• pp.283-294
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• 1999

병행적 프로그램 개발을 위한 Java 언어의 기능은 저수준의 기능으로 프로그래밍이 불편하고 오류를 범할 가능성이 높다. 본 논문에서는 병렬 알고리즘에서 빈번히 활용되는 세마포어, 여러 유형의 버퍼와 버퍼그룹, 베리어 작업 영역등의 동기화 제어구조를 클래스 라이브러리의 형태로 개발하였다. 이 라이브러리를 활용하면 동기화 기능의 구현에 관한 복잡한 내용이 제어구조 클래스에 효과적으로 은폐되고, 병렬 알고리즘의 구조와 이를 구현하기 위한 제어가 분리될 수 있다. 단일 목적의 동기화 기능을 위하여 복수 구현이 제공되므로 알고리즘의 구조를 수정하지 않으면서도 보다 적절한 구현을 선택하도록 프로그램을 변경할수도 있다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.3
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• pp.448-459
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• 2012

It is important to understand how we can deal with elements for the modeling of neural networks when we are investigating the dynamical performance and the information processing capabilities. The information processing capabilities of model neural networks will change for different response, synaptic weights or learning rules. Using the statistical neurodynamics method, we evaluate the capabilities of neural networks in order to understand the basic concept of parallel distributed processing. In this paper, we explain the results of theoretical analysis of the effects of the hysteretic property on the performance of sequential associative neural networks.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.7
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• pp.39-49
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• 2012

Demand for high resolution video services leads to active studies on high speed video processing. Especially, widespread deployment of multi-core systems accelerates researches on high resolution video processing based on parallelization of multimedia software. Previously proposed parallelization approach could improve the decoding performance. However, some parallelization methods did not consider the entropy decoding and others considered only a partial decoding parallelization. Therefore, we consider parallel entropy decoding integrated with other parallel video decoding process on a multi-core system. We propose a novel parallel decoding method called Integrated Parallelization. We propose a method on how to optimize the parallelization of video decoding when we have a multi-core system with many cores. We parallelized the KTA 2.7 decoder with the proposed technique on an Intel i7 Quad-Core platform with Intel Hyper-Threading technology and multi-threads scheduling. We achieved up to 70% performance improvement using IP method.

• Proceedings of the Optical Society of Korea Conference
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• 1991.07a
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• pp.55-59
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• 1991

신경회로망은 뒤뇌의 신경조직이 갖는 병렬적이며 분산적인 정보처리 능력을 흉내낸 인공적인 회로망이다. 이러한 신경회로망을 영상인식, 음성인식, 적응제어 및 최적화등에 응용할 경우 지금까지 얻지 못하였던 우수한 여러 가지 특성을 얻을수 있음을 알려짐에 따라 신경회로망을 구체적으로 구현하고자 하는 연구가 활발히 이루어지고 있다. 본 고에서는 신경소자간의 연결세기의 변조에 의한 학습 원리를 설명하고 광전기적인 그현방법에 대해서 몇 개의 예를 들어 설명하고 그 발전 가능성에 대하여 기술하였다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.05a
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• pp.27-30
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• 2000

본 논문에서는 선형 이진 신경회로망(Linear Binary Neural Network)을 이용하여 이진 영상으로부터 골격(skeleton)을 추출하는 병렬 구조를 제안하였다. 기존의 골격 추출 알고리즘으로부터 이진함수를 추출하고 이를 MSP Term Grouping Algorithm을 이용하여 학습시켰다. 결과에서는 기존의 역전파(Back-propagation) 학습알고리즘을 사용한 신경회로망보다 더 쉽게 하드웨어로 구현할 수 있음을 보여준다.

• Journal of KIISE:Software and Applications
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• v.28 no.2
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• pp.201-209
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• 2001

고성능 마이크로 프로세서들은 성능 향상을 위해 ILP를 지원한다. 병렬성을 극대화시키기 위해서는 많은 성능 저해 요인들을 제거해야 한다. 최근에는 컴파일러의 역할을 증대시켜 이러한 요인들을 줄이기 위한 노력들이 활발히 진행되고 있다. 본 논문에서는 성능 저해 요인인 조건 분기 처리를 위하여 조건 실행과 레지스터 할당을 결합함으로써 메모리로의 대피를 최소화하고 병렬성을 향상시킬 수 있는 개선된 레지스터 할당 알고리즘을 제안한다. 제안한 방법을 적용하여 실험한 결과 간섭 그래프의 에지수가 4.47% 감소되었고 그 결과 요구되는 대피 변수의 수도 21.35% 감소되었다. 그리고 기존의 방법에 비해 19.38%의 성능 향상 결과를 얻었다. 결국 본 레지스터 할당 기법은 조건 실행을 통해 조건 분기 명령을 제거하여 기본 블록 내의 명령어 수를 증가시켜 병렬처리의 기회를 증진시키고 조건 분석을 통해 간섭 그래프의 불필요한 에너지를 제거시켜 보다 효율적인 레지스터 할당을 실현함으로써 제안한 방법의 타당성을 검증하였다.