• Proceedings of the KIPE Conference
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• 2013.11a
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• pp.149-150
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• 2013

비반전 승강압형 토폴로지인 Cascaded Buck-Boost는 크게 Buck단과 Boost단으로 나눌 수 있다. 2상 병렬로 연결되는 Cascaded Buck-Boost 컨버터는 병렬로 연결되는 소자에 따라서 총 3가지의 회로 구성이 가능하며, 제어방법에 따라 1개의 스위치로도 Interleaved 회로처럼 동작이 가능하다. 본 논문에서는 각각의 Cascade Buck-Boost 컨버터의 병렬 구성에 따른 입출력 전압비, 전류리플, 시스템 효율 등을 분석한다.

• Journal of KIISE:Software and Applications
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• v.26 no.1
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• pp.25-39
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• 1999

지리 정보 시스템에서 공간 분석을 위해 사용되는 중요한 연산인 공간 조인은 대상이 되는 공간 객체의 수가 증가함에 따라서 연산 시간이 지수적으로 증가하는 특징을 가지고 있다. 그러므로 다량의 공간 데이터에 대해서 공간 연산시간을 줄이기 위한 병렬처리가 필요하다. 이 논문에서는 비겹침 정규분할 방식의 사분트리를 이용한 공간 조인 알고리즘을 제시하고 MIMD 구조 및 공유 디스크 방식의 병렬 처리시스템에 적용하여 성능을 평가한다. 사분트리를 이용한 공간조인 방법으로서 중복 표현된 공간객체를 줄이기 위한 사분면(quadrant)의 병합 방법,영역 제한을 통해 연산 대상 객체를 줄이기 위한 사분면의 분할 방법, 그리고 병합 및 분할 방법을 혼용하여 공간 조인 연산의 숫자를 최소화하는 혼합 방법을 제시한다. 실험 평가에서는 각 방법들을 병렬 처리 시스템에 적용하여 여과단계 및 정제단계에서의 연산량과 수행 시간을 통해 성능을 비교 평가한다. 실험결과, 여과 단계에서는 분할 방법이 가장 우수했지만, 정제 단계에서는 병합 방법이 가장 우수했다. 따라서 전체적인 고려할 때 두 방법의 장점을 수용한 혼합 방법이 가장 우수한 성능을 나타냈다.

• Journal of KIISE:Software and Applications
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• v.26 no.6
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• pp.763-779
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• 1999

공간 조인을 위한 공간 색인은 단일할당 방식과 다중할당 방식으로 구분한다. 단일할당 공간색인은 하나의 공간색채를 단 하나의 노드에만 할당하고, 다중할당은 하나의 객체를 여러 노드에 할당하는 공간 색인으로서 R-tree 가 전자에 해당하고, Quad-tree가 후자에 해당한다. 지금까지 단일 할당과 다중 할당 공간 색인에서의 공간조인에 대한 직접적인 성능 비교 평가가 거의 없다. 왜냐하면 각 공간 색인의 구조가다르고 적용할 수 있는 공간 조인 기법 또한 전혀 달라 정확한 성능 평가가 매우 어렵기 때문이다. 그래서 이 논문에서는 고정 그리드 파일을 변형하여 다중 할당 공간 색인과 단일 할당 공간 색인을 각각 구성한 뒤 두 공간 색인의 병렬 공간 조인 성능을 평가하였다. 평가를 위해 4가지 병렬공간조인기법을 제안하였다. 그리고 태스크 할당을 위해 태스크의 크기와 객체의 공간 지역성을 이용한 준동적 태스크 할당 방법을 제안하였다. 실험은 MIMD 구조 및 공유디스크 방식의 병렬 시스템에서 수행되었고, 여과 단계 후 중복을 제거하는 다중할당-단일조인 방식이 우수함을 보였다.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.6
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• pp.683-692
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• 1999

관계형 데이터베이스 시스템에서 결합 연산자는 데이터베이스 질의를 구성하는 연산자들 중 가장 많은 처리시간을 요구한다. 따라서 이러한 결합연산자를 효율적으로 처리하기 위해 많은 병렬 알고리즘들이 소개되었다. 그 중 하이브리드 해쉬 결합 알고리즘은 가장 우수한 것으로 알려져왔다. 그러나 이 알고리즘은 여러 노드로 데이터를 분할하는 과정에서 데이터의 편중 문제가 발생하며, 이는 전체 시스템의 성능을 크게 저하시키게된다. 본 논문에서는 이러한 데이터 편중문제를 해결한 변형된 하이퍼퀵 정렬을 이용한 병렬 결합 알고리즘을 non-equijoin을 위한 알고리즘으로 확장하였다. 또한 T805로 연결된 하이퍼큐브 구조 시스템에서 시뮬레이션하여 얻은 결과를 수치 계산적 비용모델의 결과와 비교를 통해 변형된 하이퍼 퀵 정렬을 이용한 병렬 결합 알고리즘의 성능을 분석하고 , 비용모델의 타당성을 입증하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.33 no.7
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• pp.448-453
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• 2006

We extend a parallel depth-first search (DFS) algorithm for planar graphs to deal with (non-planar) solid grid graphs, a subclass of non-planar grid graphs. The proposed algorithm takes time O(log n) with $O(n/sqrt{log\;n})$ processors in Priority PRAM model. In our knowledge, this is the first deterministic NC algorithm for a non-planar graph class.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.1
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• pp.24-32
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• 1999

네트워크 컴퓨터를 이용하여 병렬 프로그래밍 환경을 개발하려는 많은 연구가 진행되었다. 그러나 기존의 연구들에서는 응용 프로그램들이 호환되지 않고 이기종 컴퓨터사이에서 시스템이 이식되지 않는등 여러 가지 문제가 지적되고 있다. 이러한 이식성과 호환성의 문제를 해결하기 위하여 JPVM과 같은 연구도 진행되었디만, JPVM 은 병렬 환경을 위한 충분한 기능과, 견고한 메시지 통신, 편리한 사용자 인터페이스 등이 제대로 지원되고 있지 않다. 본 논문에서는 기존의 문제들을 해결하고 사용자에게 더욱 편리한 병렬 프로그래밍 환경을 제공하기 위한 JPE를 소개한다. JPE는 자바를 이용하여 호환성과 이식성의문제를 해결하였으며, 견고한 메시지 통신, 웹 기반의 그래픽 콘솔을 제공하여 인터넷상에서도 더욱 쉽게 사용할수 있도록 구현하였다.

• Proceedings of the KIPE Conference
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• 2010.11a
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• pp.369-370
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• 2010

토카막(Tokamak)형 핵융합실험장치의 초전도전자석 전원공급장치는 수 kV, 수십 kA의 대전력 직류전원를 얻기 위한 ac-dc 컨버터가 필요하다. 이와 같은 고전압, 대전류 사양을 얻기 위하여 일반적으로 thyristor ac-dc 컨버터를 사용하며, 필요한 전류사양을 충족하기 위하여 다수의 대전류용 thyristor 소자를 병렬로 연결하여 각 암(arm)의 스위치를 구성한다. 이와 같이 다수의 반도체 스위치 소자를 병렬로 연결하여 사용하는 경우에는 각 단위 소자별 전압강하, 직렬회로 임피던스 및 전류 경로 차이 등의 이유로 균등한 전류 배분을 얻기가 쉽지 않다. 본 논문에서는 각 암(arm)마다 8개씩의 대전류 thyristor 를 병렬로 연결 구성하여 제작한 시작품 단상 컨버터에 대한 전류배분 실험을 실시하고 그 결과를 분석 및 정리한다.

• Proceedings of the Optical Society of Korea Conference
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• 2004.02a
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• pp.108-109
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• 2004

• The Journal of Korean Institute of Communications and Information Sciences
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• v.17 no.7
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• pp.666-676
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• 1992

In this paper, algorithm and testable circuit to find all PSF(Pattern Sensitive Fault ) occured in RAM were proposed. Conventional test circuit and algorithm took much time in testing because consecutive test for RAM cells or f-dimensional memory struciure was not employed. In this paper, methodology for parallel RAM-testing was proposed by compensating additional circuit for test to conventional RAM circuit. Additional circuits are parallel comparator, error detector, group selector circuit and a modified decoder used for parallel testing. And also, the constructive method of Eulerian path to obtain efficient test pattern was performed. Consequently, If algorithm proposed in this paper Is used, the same operations as 32sxwor4 lines will be needed to test b x w=n matrix RAM. Circuit simulation was performerd, and 10 bits x :If words testable RAM was designed.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.5
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• pp.1-9
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• 2012

Memristor which is known as fourth basic circuit element has been developed recently but its electrical characteristics are not still fully understood. Memristor has the incremental and decremental feature of the resistance depending upon the connected polarities. Also, its operational behavior become diverse depending on its connection topologies. In this work, electrical characteristics of diverse types of serial and parallel connections are investigated using the HP $TiO_2$ model. The characteristics are analyzed with pinched hystersis loops on the V-I plane when sine input signal is applied. The results of the work would be utilized usefully for analyzing the characteristics of memristor element and applications to logic circuit and neuron cells.