• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.640-642
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• 2005

분산된 컴퓨팅 환경은 프로세서의 개수를 적응적으로 활용하는 병렬 처리 환경으로 활용할 수 있다. 병렬 처리예 의한 수행 시간 단축 효과에 가장 많은 영향을 주는 것은 활용되는 프로세서의 개수와 병렬 처리 요소 상호 간의 통신 오버헤드이다. 분산된 컴퓨팅 환경으로 구성한 병렬 처리는 통신 오버헤드에 의한 단점과 프로세서의 개수를 자유롭게 활용할 수 있다는 장점이 상반되는 특성을 가지며 레이트레이싱에 의한 렌더링과 같이 계산량이 많고 병렬 처리 요소 상호 간의 통신량이 적은 응용 분야에 효과적이다. 분산된 컴퓨팅 환경을 병렬 처리에 활용하기 위하여 기존의 분산 처리 모델을 적웅용면 통신 오버헤드 이외에 부수적인 오버헤드(프로그래밍 및 확용 절차)로 인하여 실효성을 발휘하기 어렵다. 단일 컴퓨팅 환경을 위한 절차와 서비스를 그대로 적용하여 분산된 컴퓨팅 환경을 구성하는 여러 대의 컴퓨터를 통합하여 활용하는 방안은 이와 같은 부수적인 오버헤드를 해결할 수 있으며 본 연구팀에서 이미 발표한 TORB(Transparent Object Request Broker)는 프로그래밍 투명성의 제공을 통하여 분산된 컴퓨팅 환경을 활용하기 위한 프로그램을 단일 컴퓨팅 환경을 위한 프로그래밍 기법을 적응하여 작성할 수 있도록 지원한다. 지속적인 연구를 통하여 프로그래밍 투명성의 범위를 확장함과 동시에 활용 절차의 투명성을 지원하는 방안을 추가하였고 새로운 분산 처리 모델을 설계하여 이러한 절차와 서비스를 체계적으로 정립하였다. 인터넷에 연결된 컴퓨터는 적절한 수준의 컴퓨팅 능력을 갖추고 있고 상호 간의 정보 교환을 할 수 있는 상태이므로 "TORB"와 같이 잘 정의된 패러다임으로 이들을 통합하여 운영하면 병렬 처리에 참여하는 프로세서의 개수를 자유롭게 활용하여 수행시간 감소 효과(병렬 처리에 의한)를 극대화할 수 있다. 그러나 인터넷을 기반으로 하는 분산된 병렬 처리를 지원하기 위해서는 "TORB"가 이미 제공하는 투명성 외에 불특정한 타인이 작성한 프로그램 코드가 "TORB"를 통하여 자신의 컴퓨터에서 실행되어도 악의적인 동작을 수행하지 못하게 하는 보안 기능과 인터넷에 연결된 방대한 수의 컴퓨터를 "TORB"에 의해 구성되는 분산된 컴퓨팅 환경에 참여시키는 시나리오가 필요하다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 1998년도 춘계학술발표논문집
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• pp.355-360
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• 1998

병렬처리 컴퓨터는 하드웨어, 소프트웨어적인 두 가지 측면에서 동시에 만족되어질 때 최적의 성능 향상을 가져올 수 있다. 본 연구는 다양한 토폴로지를 제공하고 가격대 성능비가 좋은 트랜스퓨터상에서 자료간 종속 관계에 있는 병렬 코드를 수행하는 방법들을 소프트웨어적인 기법을 통해 알아보고 종속 관계에 있는 자료 처리 시 프로세서 수의 증가를 통한 속도향상을 실험하였다. 그 결과 본 논문에서 제시한 코드로 자료의 교환량을 최소화하기 위한 기법인 경우 프로세서의 수가 2개 일 때 cost-effective임을 제시하였다. 따라서 트랜스퓨터에서 효율적인 병렬 처리를 위해서는 각 node의 토폴로지, 자료분산 모델, processor의 개수들이 반드시 고려되어야 한다.

• 대한전자공학회논문지
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• 제17권5호
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• pp.36-42
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• 1980

본 연구에서는, 8085CPU 4대를 사용하여서, 주마이크로프로세서의 버스에 DMA장치를 통하여 종마이크로프로세서에 접속되는 복합마이크로프로세서 시스템을 설계하여서 병렬처리 시킴으로서 처리효율을 높일 수 있었다. 마이크로프로세서의 동작대수와 시스템 Throughput의 관계를 측정한 결과, 이상치의 70∼80퍼센트 정도에 머무는 결과를 얻었다. 자원의 할당이나 일정계획은 주마이크로프로세서가 이루도록 하였고, 마이크로프로세서 사이의 통신 및 공유데이터의 격납은 공유메모리를 사용하도록 하였다. 또한 직렬로 작성된 원시프로그램으로 부터 병렬성을 검출하는 방법을 제시하였다.

• 대한전자공학회논문지TC
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• 제41권7호
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• pp.63-73
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• 2004

본 논문은 고속의 병렬 패킷 여과를 위한 다중프로세서 시스템이 가지는 단일 버퍼에서 단일 버퍼의 판독을 위한 다중프로세서 간의 경합을 중재하기 위한 효율적인 단일 버퍼 관리 방안을 제안하고 이를 실제의 다중 프로세서 시스템에 적용하여 실험함으로써 제안한 방안이 납득할 만한 성능을 제공함을 증명하였다. 병렬 패킷 여과시스템으로는 처리의 고속화를 위하여 패킷 여과규칙을 다중의 프로세서에 걸쳐 분산 처리하는 경우를 모델로 정하였다. 실제의 실험은 다중 프로세서를 가지는 네트워크 프로세서에서 이루어졌으며 100Mbps 의 통신망을 배경으로 하였다. 제안한 방안의 성능을 고찰하기 위하여 프로세서 수의 변화 및 여과 규칙의 처리 시간의 변화 등에 따르는 실제 패킷 전송률을 측정하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2000년도 추계학술대회 학술발표 논문집
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• pp.484-488
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• 2000

병렬 컴퓨터를 사용하는 경우 하드웨어만으로 모든 것이 해결되지 않으며 병렬처리 기법의 도입이 불가피하다. 효과를 극대화하기 위하여서는 각 병렬 컴퓨터의 하드웨어적인 특징을 극대화할 수 있는 병렬 알고리즘과 병렬 프로그램 등 소프트웨어 개발이 필수적이다. GMRES(Generalized Minimal residual) 방법은 아주 큰 대칭 또는 비대칭 선형시스템의 해를 구하는 반복법 중의 하나로 일반적으로 많이 사용되고 있다. 서로 직교인 벡터를 하나씩 구하는 대신에 선형인 s개의 벡터를 구하고 각 그룹간에는 직교가 되게하는 s-step GMRES 알고리즘은 병렬적 성질을 더 많이 가지고 있다. 이 병렬 알고리즘의 전반부는 이미 개발된 s-step Arnoldi 알고리즘을 이용할 수 있다. s-step GMRES 알고리즘은 message passing 병렬 시스템에서 모든 프로세서들 사이의 자료 교환 시간을 줄임으로써 기존의 GMRES 방법에 비해 훨씬 더 병렬성을 증가시킨다. 본 논문에서는 초병렬 시스템(MPP)인 Cray T3E에서 많은 프로세서를 이용할 경우 개발된 s-step 알고리즘이 기존의 알고리즘에 비하여 얼마나 더 효과적으로 빨리 수행될 수 있는지 분석한다.

• 한국정보과학회논문지:시스템및이론
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• 제26권1호
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• pp.33-42
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• 1999

지금까지의 bitonic sorting 에 대한 연구는 N 개의 key를 정렬하기 위해서는 N/2(or N)개의 프로세서가 필요하였다. 여기서는 프로세서의 수가 정렬하고자 하는 key 수에 독립적이고 또한 N/2개 이하인 경우를 고려하였다. 따라서 본 연구에서는 공유 메모리 병렬 컴퓨터 환경에서 N 개의 Key를 고정도니 수의 프로세서를 사용하여 O(log2N) 시간에 정렬 할 수 있는 두 종류의 범용 bitonic sorting 알고리즘을 구현하였다. 첫째로, VITURAL-GPBS 알고리즘은 하나의 프로세서를 사용하여 여러 개의 프로세서가 하는 역할을 모방하므로써 정렬을 수행하도록 하였다. 둘째로, VIRTUAL-GPBS 알고리즘보다 좀 더 효율적이고 빠른 FAST-GPBS 알고리즘을 소개하였다. 두 알고리즘의 주요 차이점은 FAST-GPBS 알고리즘에서는 각각의 프로세서에 배정된 여러 개의 key를 각 프로세서 내에서 가장 빠른 순차 정렬 알고리즘을 사용하면서 먼저 지역적으로 정렬을 함으로써 VIRTUAL-GPBS 보다 효율이 50% 이상 향상된 정렬을 수행할 수 있도록 하였다. FAST-GPBS 알고리즘은 compare-exchange 대신 merge-split 작업을 함으로써 컴퓨터의 사용 효율을 향상시킬 수 있다.

• 한국지능시스템학회논문지
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• 제10권5호
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• pp.409-416
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• 2000

공유메모리 다중프로세서 시스템은 전체적인 시스템 이용률을 높이기 위하여 병렬 작업시 시분할(time-sharing), 공간분할(space-sharing), 갱스케줄링과 같은 프로세서 자원 공유 기법을 사용한다. 최근에는 주어진 작업의 병렬 코드 부분의 실행을 위해서 시스템 작업부하를 기준으로 프로세서의 수를 동적으로 조절하는 루프단계 프로세스 제어(LLPC)할당 기법이 제안되었다. 이 기법은 작업에 가능한 많은 프로세서를 할당하기 때문에, 나중에 도착하는 작업의 병렬부분을 수행해야 할 프로세서를 남겨 두지 않는다. 이러한 문제를 해결하기 위해, 본 논문에서는 작업부하량, 작업수행예상시간, 프로세스의 수를 퍼지화하여 시스템의 부하량에 따른 퍼지규칙으로 새로운 프로세서 할당 기법인 FPA(Fuzzy-based Processor Allocation)를 제안한다. 또한, 시스템의 과부하 없이 각 작업에 대한 최대한의 병렬 가능성을 제공함으로써 기존의 할당 기법에 비해 우수한 성능을 보인다.

• 정보처리학회논문지A
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• 제13A권4호
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• pp.305-316
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• 2006

현재의 거의 대부분의 3차원 그래픽 프로세서는 한 개의 삼각형을 빠르게 처리하는 구조로 되어 있으며, 향후 여러 개의 삼각형을 병렬적으로 처리할 수 있는 프로세서가 등장할 것으로 예상된다. 고성능으로 삼각형을 처리하기 위해서는 각 래스터라이저마다 고유한 픽셀 캐시를 가져야 한다. 그런데, 병렬로 처리되는 경우 각각의 프로세서와 프레임 메모리 간에 일관성 문제가 발생할 수 있다. 본 논문에서는 각각의 그래픽 가속기에 픽셀 캐시를 사용가능 하게 하면서 성능을 증가시키고 일관성 문제를 해결하는 병렬 렌더링 프로세서를 제안한다. 제안하는 구조에서는 픽셀 캐시 미스에 의한 지연(latency)을 감소시켰다. 이러한 2가지 성과를 위하여 현재의 새로운 픽셀 캐시 구조에 효과적인 메모리 구조를 포함시켰다. 실험 결과는 제안하는 구조가 16개 이상의 래스터라이저에서 거의 선형적으로 속도 향상을 가져옴을 보여준다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.826-828
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• 2005

인텔의 IA-64 프로세서는 명령어 수준의 병렬수행을 지원하는 EPIC (Explicitly Parallel Instruction Computing) 구조를 채택하고 있으며 컴파일러가 순차적 코드에서 병렬 수행이 가능한 독립적인 명령어들을 스케줄링 하도록 되어있다. 본 논문에서는 IA-64 스케줄링을 위해 향상된 파이프라인 스케줄링 (Enhanced Pipeline Scheduling, EPS) 기법[1]을 적용한 결과를 소개한다. EPS는 루프수준의 병렬화를 위한 소프트웨어 파이프라이닝 (software pipelining)기법으로 전역 스케줄링 (global Scheduling) 기법을 기반으로 하고 있다. 우리는 IA-64 프로세서를 위한 공개소스 컴파일러인 ORC (Open Research Compiler)에 EPS를 구현하고 실제 프로세서인 Itanium에서 실험을 수행하였다. 상용 프로세서와 컴파일러에 구현과 튜닝을 하는 과정에서 얻은 경험을 소개하고 기존의 ORC 컴파일러와 비교하여 얻은 성능 향상을 보고하고 분석한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.867-870
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• 2003

본 논문은 멀티미디어 데이터 처리를 위한 효율적인 RISC 프로세서 유닛의 설계를 목표로 Vector 프로세서의 SIMD(Single Instruction Multiple Data) 개념을 바탕으로 고정된 연산기 데이터 비트 수에 비해 상대적으로 작은 비트수의 데이터 연산의 부분 병렬화를 통하여 멀티미디어 데이터 연산의 기본이 되는 곱셈누적(MAC : Multiply and Accumulate) 연산의 성능을 향상 시킨다. 또한 기존의 MMX나 VIS 등과 같은 범용 프로세서들의 부분 병렬화를 위해 전 처리 과정의 필요충분조건인 데이터의 연속성을 위해 서로 다른 길이의 데이터 흑은 비트 수가 작은 멀티미디어의 데이터를 하나의 데이터로 재처리 하는 재정렬 혹은 Packing/Unpacking 과정이 성능 전체적인 성능 저하에 작용하게 되므로 본 논문에서는 기존의 프로세서의 연산기 구조를 재이용하여 병렬 곱셈을 위한 연산기 구조를 구현하고 이를 위한 데이터 정렬 연산 구조를 제안한다.