• Proceedings of the Korea Multimedia Society Conference
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• 2002.11b
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• pp.587-592
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• 2002

본 논문에서는 De Bruijn 그래프에 기초한 다중처리기구성의 한 가지 방법을 제안하였다. 제안한 방법에서는 유한체상의 수학적 성질과 그래프의 성질을 사용하여 변환연산자를 제한하였으며, 이들 변환연산자를 이용하여 De Bruijn 그래프의 변환표를 도출하였다. 그리고, 이 변환표로부터 유한체상의 De Bruijn 그래프를 도출하였다. 제안한 다중처리기는 유한체상의 임의의 소수와 양의 정수에 대해 구성할 수 있으며 고장허용컴퓨팅시스템, 파이프라인 시스템, 병렬처리 네트워크, 스위칭 함수와 이의 회로, 차세대 디지털논리시스템 및 컴퓨터구조 중의 하나인 다치디지털논리시스템 등에 적용할 수 있으리라 전망된다.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.2
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• pp.76-84
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• 2014

As the number of high-density videos increase, parallel processing approaches are necessary to process a large-scale of video data. When a processing method of video data requires thousands of simple operations, GPU-based parallel processing is preferred to CPU-based parallel processing by way of reducing the time and space complexities of a given computation problem. This paper studies the parallel design and implementation of a shot-boundary detection algorithm. The proposed shot-boundary detection algorithm uses pixel brightness comparisons and global histogram data among the blocks of frames, and the computation of these data is characterized with the high parallelism for the related operations. In order to maximize these operations in parallel, the computations of the pixel brightness and histogram are designed in parallel and implemented in NVIDIA GPU. The GPU-based shot detection method is tested with 10 videos from the set of videos in National Archive of Korea. In experiments, the detection rate is similar but the computation time is about 10 time faster to that of the CPU-based algorithm.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1998.05a
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• pp.92-95
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• 1998

본 논문에서는 feistel 암호 알고리즘에서 전방향(feedforward) 신경회로망으로 암호 함수(f)를 구성하는 블록 암호 알고리즘 방법을 제안한다. 신경회로망의 가중치(weight)를 키(key)로 사용하여 암호화 및 복호화를 수행한다. 신경회로망의 비선형적인 특성과 각각의 층을 구성하고 있는 뉴런 간의 방대한 연결로 복잡한 구조이지만, 실제 뉴런은 단순 처리만을 수행하고, 대단위 병렬처리가 가능하다. 은닉층의 구성에 따라 여러 형태의 설계가 가능하다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.245-248
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• 2001

본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.

• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.2812-2814
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• 1999

그레이 영상 입출력이 가능하고, 다양한 영상 크기에 적용 가능한 아날로그 셀룰라 신경회로망을 설계하였다. 아날로그 셀룰라 신경회로망은 실시간 병렬처리가 가능하므로, 영상처리 패턴인식과 같은 분야에 유용하게 사용될 수 있다. 기존의 하드웨어로 구현된 셀를라 신경회로망은 이진 영상를 출력하고, 단일 칩에 구현할 수 있는 셀의 수에 제한이 있기 때문에 범용의 영상처리에 응용하기에 적합지 않다. 본 연구에서 설계된 셀룰라 신경회로망은 영상 입력 크기의 분해능을 향상시켜 그레이 영상 처리가 가능한 칩을 설계하였다. 설계된 셀룰라 신경회로망를 이용한 그레이 영상의 에지추출 시뮬레이션 결과, 선명한 에지 영상을 얻을 수 있었다

• The Transactions of the Korea Information Processing Society
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• v.4 no.4
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• pp.1035-1045
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• 1997

It is important to understand how we can deal with doements for the modeling of neural networks when we are unbestigating the dynamical performance and the information procoessing capabilitids.The information procewssing capabkities of model neural networks will change for different response, synaptic weights or learning rules. Using the staritical neurodyamics method, we evalute the capabikities of neural networks in order to understand the basic conept ofr parallel distributed processing. In this paper, we explain the reuslts of theoretical anaysis of the effests of the hysteretic property on the performance of wuquential associative neral networks.

• The Journal of the Korea Contents Association
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• v.16 no.3
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• pp.91-101
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• 2016

This paper presents the design of new parallel BCH decoder for MLC NAND flash memory. The proposed decoder supports the multi-byte parallel operations to enhance its throughput. In addition, it employs a LFSR-based parallel syndrome generator for compact hardware design. The proposed BCH decoder is synthesized with hardware description language, VHDL and it is verified using Xilinx FPGA board. From the simulation results, the proposed BCH decoder enhances the throughput by 2.4 times than its predecessor employing byte-wise parallel operation. Compared to the other counterpart employing a GFM-based parallel syndrome generator, the proposed BCH decoder requires the same number of cycles to complete the given works but the circuit size is reduced to less than one-third.

• Journal of KIISE:Computer Systems and Theory
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• v.31 no.7
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• pp.379-386
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• 2004

We designed a portable parallel library HPCL(High Performance Computing Library) with following objectives: (1) to provide a close relationship between the parallel code and the original sequential code that will help future versions of the sequential code and (2) to enhance performance of the parallel code. The library is an interface written in C and Fortran programming languages between MPI(Message Passing Interface) and parallel programs in Fortran. Performance results were determined on clusters of PC's and IBM SP4.

• Proceedings of the KIEE Conference
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• 2006.10c
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• pp.375-377
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• 2006

A Analog parallel processing-based Viterbi decoder which decodes PRML signal of DVD has been designed by CMOS circuit. The analog processing-based Viterbi decoder implements are functions of the conventional digital Viterbi decoder utilizing the analog parallel processing circuit technology. The Analog parallel processing-based Viterbi decoding technology is applied for the PR(1,2,2,1) signal decoding of DVD. The benefits are low power consumption and less silicon consumption. In this paper, the comparison of the Analog parallel processing-based Viterbi Decoder which has a function of the error correction between Max operation and Average operation is discussed.

• Journal of KIISE:Software and Applications
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• v.26 no.1
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• pp.25-39
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• 1999

지리 정보 시스템에서 공간 분석을 위해 사용되는 중요한 연산인 공간 조인은 대상이 되는 공간 객체의 수가 증가함에 따라서 연산 시간이 지수적으로 증가하는 특징을 가지고 있다. 그러므로 다량의 공간 데이터에 대해서 공간 연산시간을 줄이기 위한 병렬처리가 필요하다. 이 논문에서는 비겹침 정규분할 방식의 사분트리를 이용한 공간 조인 알고리즘을 제시하고 MIMD 구조 및 공유 디스크 방식의 병렬 처리시스템에 적용하여 성능을 평가한다. 사분트리를 이용한 공간조인 방법으로서 중복 표현된 공간객체를 줄이기 위한 사분면(quadrant)의 병합 방법,영역 제한을 통해 연산 대상 객체를 줄이기 위한 사분면의 분할 방법, 그리고 병합 및 분할 방법을 혼용하여 공간 조인 연산의 숫자를 최소화하는 혼합 방법을 제시한다. 실험 평가에서는 각 방법들을 병렬 처리 시스템에 적용하여 여과단계 및 정제단계에서의 연산량과 수행 시간을 통해 성능을 비교 평가한다. 실험결과, 여과 단계에서는 분할 방법이 가장 우수했지만, 정제 단계에서는 병합 방법이 가장 우수했다. 따라서 전체적인 고려할 때 두 방법의 장점을 수용한 혼합 방법이 가장 우수한 성능을 나타냈다.