• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.37-39
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• 2001

반도체 설계는 급속한 기능 추가와 기가 헬쯔에 육박하는 고속 동작에 부응하는 제품의 설계와 빠른 출시를 위하여 다방면의 연구를 거듭하고 있다. 하지만, 인터넷과 정보 가전의 모바일 기기에서 요구하는 폭발적인 기능의 추가와 가전기기의 최소화를 위하여서는 그 요구를 감당하지 못하고 있다. 이를 위한 방안으로 설계 재활용과 System-On-Chip의 설계가 수년 전부터 대두되었으나 아직 큰 실효를 거두지 못하고 있다. SoC설계는 다기능을 한 칩에 구성하는 방법을 시도하고 있고, 설계 재활용은 기존의 설계(IP)를 다른 것과 혼합하여 필요한 기능을 제공하는 방법이 시도되고 있다. 이 두가지의 VLSI 설계 방식 흐름을 가능하도록 하기 위한 연구로써, 레이아웃 이식에 관한 연구를 진행하였다. IP 재활용을 위하여서는 다양한 공정변화에 신속히 대응하고, 기존의 설계 설계규칙으로 설계된 면을 현재의 공정인 0.25um, 0.18um 테크놀러지에 맞도록 변환하는 VLSI 소프트웨어 시스템을 필요로 한다. 레이아웃 설계도면을 분석하여 소자 및 배선을 인식하는 알고리즘을 연구와 개발하고, 도면을 첨단 테크놀러지의 설계 규칙에 부응하도록 타이밍, 소비 전력, 수율을 고려한 최적의 소자 및 배선의 크기를 조절하는 방법을 고안하며, 칩 면적을 최적화할 수 있는 컴팩션 알고리즘을 개발하여 레이아웃 설계 도면을 이식할 수 있는 자동화 소프트웨어 시스템을 연구하였다. 더불어, 현재 반도체 소프트웨어 시스템의 최대 문제점에 해당하는 처리 속도와 도면의 처리 능력을 비교, 검토하여 본 연구가 속도면에서 평균 27배 효율면에서 3배 이상의 상대우위를 점하였다.전송과 복원이 이루어질 것이다.하지 않은 경우 단어 인식률이 43.21%인 반면 표제어간 음운변화 현상을 반영한 1-Best 사전의 경우 48.99%, Multi 사전의 경우 50.19%로 인식률이 5~6%정도 향상되었음을 볼 수 있었고, 수작업에 의한 표준발음사전의 단어 인식률 45.90% 보다도 약 3~4% 좋은 성능을 보였다.으로서 hemicellulose구조가 polyuronic acid의 형태인 것으로 사료된다. 추출획분의 구성단당은 여러 곡물연구의 보고와 유사하게 glucose, arabinose, xylose 함량이 대체로 높게 나타났다. 점미가 수가용성분에서 goucose대비 용출함량이 고르게 나타나는 경향을 보였고 흑미는 알칼리가용분에서 glucose가 상당량(0.68%) 포함되고 있음을 보여주었고 arabinose(0.68%), xylose(0.05%)도 다른 종류에 비해서 다량 함유한 것으로 나타났다. 흑미는 총식이섬유 함량이 높고 pectic substances, hemicellulose, uronic acid 함량이 높아서 콜레스테롤 저하 등의 효과가 기대되며 고섬유식품으로서 조리 특성 연구가 필요한 것으로 사료된다.리하였다. 얻어진 소견(所見)은 다음과 같았다. 1. 모년령(母年齡), 임신회수(姙娠回數), 임신기간(姙娠其間), 출산시체중등(出産時體重等)의 제요인(諸要因)은 주산기사망(周産基死亡)에 대(對)하여 통계적(統計的)으로 유의(有意)한 영향을 미치고 있어 $25{\sim}29$세(歲)의 연령군에서, 2번째 임신과 2번째의 출산에서 그리고 만삭의 임신 기간에, 출산시체중(出産時體重) $

• 인포메이션 디스플레이
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• 제14권1호
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• pp.30-37
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• 2013

지난 20년 동안 TFT-LCD의 화질은 급격하게 발전해 왔다. 특히 IPS와 VA의 기술경쟁을 통해 서로의 단점을 극복하려는 많은 연구가 수행돼왔다. 하지만 이제는 발광디스플레이의 출현으로 이제는 액정기술 간의 경쟁은 의미 없고 TFT-LCD의 화질/기능/비용면에서 발광디스플레이보다 우수해야 하는 당면 과제를 안고 있다. 현재 IPS기술은 FFS기술을 통해 한층 더 발전하였고 이제는 고화질 제품엔 FFS 채용이 기본화되고 있다. FFS 기술개발에 초기부터 참여하고 지금까지 FFS기술을 연구하고 있는 필자의 관점에서 보면 FFS는 1998년 발표이후 매 6년 마다 중대한 변화가 있었고 그 예가 2004년 히타치사 TV패널에 FFS기술 적용, 2010년 애플사 아이패드에 FFS 기술 채용이다. 현재 기술 흐름으로 볼 때 2016년 정도엔 FFS기술 + 산화물 반도체 + 광배향 기술을 적용한 FFS TV가 시장의 한 축이 되길 필자는 기대해본다. 마지막으로 필자의 경험을 바탕으로 평가한 각 기술들에 대해 다른 전문가들과 이견이 있을 수 있음을 인정하니 많은 양해 부탁드립니다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.353-356
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• 2001

기존의 범용시스템과 대별되는 임베디드 시스템의 수요가 급증하면서 하드웨어부분의 중심축인 임베디드 프로세서에 대한 관심이 하루가 다르게 커지고 있다. 또한 사용자들이 작고 간편하면서도 기존의 범용시스템과 같은 기능들을 가지는 높은 수준의 성능을 요구하게 됨으로서 한 칩 안에 여러 가지 기능을 함께 구현하거나 시스템을 집적하는 시스템 칩의 상품화가 이루어지고 있는 추세이다. 날로 경쟁이 치열해저 가는 비메모리 설계 분야에서 누가 더욱 우수한 반도체 관련 IP를 확보하느냐가 승패의 관건이 될 것은 당연한 일이 되었다. 된 논문에서는 기존에 성능이 검증된 SPARC 아키텍처 V8을 근간으로 한 VHDL모델을 분석하고, 시뮬레이션을 통하여 그 기능을 검증하였으며, Synopsys FC2(FPGA Compiler 2)를 이용하여 로직 합성하였으며, 그 결과를 Xilinx VIRTEX 3000 FPGA를 이용하여 구현하였다.

• 대한조선학회지
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• 제41권1호
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• pp.12-18
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• 2004

우리나라는 60년대 경공업, 70년대 중화학공업, 80년대 조립가공산업과 90년대 IT 제조업 등 시대 별로 성장주도 산업을 중심으로 산업화를 이뤄내 현재의 경제발전을 이룩해 왔던 것으로 평가되고 있다. 특히 90년대 말 외환위기라는 국가적 위기상황을 조선산업을 위시한 자동차, 기계, 철강, 석유화학, 섬유패션 등 주력산업과 반도체, 컴퓨터, 통신기기 등 IT제조업 등의 경쟁력 회복에 힘입어 성공적으로 극복해 왔다. 그러나 국내외의 급변하는 산업여건변화와 그에 따른 도전을 슬기롭게 대처하여 우리나라 경제가 새롭게 재도약하기 위해서는 기존 주력산업의 기술 혁신을 통한 제품고급화, 제품차별화, IP, BT, NT 등 신기술과의 접목, 새로운 수요에 부응한 혁신제품 개발 등을 통해 새로운 산업발전 단계로의 도약이 필요해 지고 있다.(중략)

• IT SoC Magazine
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• 통권22호
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• pp.12-21
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• 2007

2008년도 정보통신부에서 추진할 IT부품소재 부문의 기술개발 후보 중 일부를 소개한다. 반도체 45nm technology 기반 회로설계기술로 차기 SoC의 요소 IP를 확보하고, 차세대 플렉시블 소자구현을 위하여 유연성 기판위에 디스플레이 기능을 기본으로 전자소자 등을 집적화하는 기술개발을 추진할 계획이다. 또한 모바일기기에서 항상 중요한 에너지원 확보차원에서 '에너지- 하베스트'라고 하는 주변의 다양한 진동에너지를 수확하여 전기에너지로 변환 저장하는 기술을 개발할 계획이며, 산업체에 바로 적용할 단기프로젝트로 LCD의 화상신호에 따라 후면 광의 휘도를 시간 및 위치적으로 변화시켜 구동하는 면 광원 기반의 백 라이트 유닛 기술 등의 주제를 기획 발굴하였다. 본 기획 중 일부는 1월에 기술개발 신규사업으로 공고되고, 1개월간의 접수과정 후 2월 선정평가를 거쳐 3월부터 사업이 시작될 예정이다.

• 기술혁신학회지
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• 제14권2호
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• pp.320-342
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• 2011

본 연구는 시스템반도체의 기술혁신패턴의 진화를 지식의 생성방식의 진화와 이에 따른 기업간 관계의 진화라는 관점에서 분석하였다. 특히 설계도구인 EDA의 등장 이후에 지식의 생성방식이 변화하였고 이를 기반으로 기업유형의 진화, 기업간 관계의 진화 풍 기술혁신패턴이 진화하였음을 문헌자료에 대한 검토와 주요 기업에 대한 인터뷰를 통해 분석하였다. 분석결과는 다음과 같다. 첫째, 시스템반도체의 혁신활동은 과거 지식의 축적을 통한 설계활동 중심의 기술개발에서 지식 및 기술활용을 위한 탐색활동 중심의 혁신활동으로 진화하고 있다. 즉, 특정 기능의 구현을 통한 제품개발이 아니라 IP를 활용한 시스템 구축으로 제품개발이 이루어지는 설계활동의 분업화로 지식과 기술의 탐색활동이 중요해지고 있다. 둘째, 지식의 가치가 높아짐에 따라서 지식을 통한 신시장의 창출과 기업간 관계를 통한 신산업, 신기술의 개발이 일어나고 있다. 동시에 기존의 설계활동보다 설계비용 절감과 설계기간이 단축되면서 시장과 기술의 진화에 더욱 효과적으로 대응할 수 있는 기업유형으로 전문적 분업화가 일어나고 있다. 셋째, 지식의 활용측면이 점차적으로 강조됨에 따라 기업간 네트워크는 다른 기업과의 상호보완적인 기술개발구조를 구축하기 위해 다양하게 형성되고 있다. 이러한 논의는 국내외 기업간 네트워크를 전략적으로 활용하고, 시장창출과 지식활용 등 탐색활동을 위한 제반 전략이 강구되어야 함을 시사한다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.42-50
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• 2006

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되고 높은 성능의 SoC (System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에, 설계의 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 효율적인 상위 레벨 소모 전력 추정을 위해 회로를 레벨화 하고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다 제안한 기술을 이용하여 ISCAS'85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 $9.45\%$에서 $3.84\%$로 크게 개선한 결과를 얻을 수 있었다.

• 컴퓨터교육학회논문지
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• 제16권3호
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• pp.99-105
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• 2013

ASIC설계에서 FPGA를 이용한 에뮬레이션은 설계 검증을 위한 필수 단계이다. ASIC으로 설계된 모델을 가능한 최대 동작주파수로 에뮬레이션하기 위해서는 FPGA의 특성을 이해해야 한다. 본 논문은 FPGA의 주요 제조사인 Xilinx와 Altera의 여러 디바이스에 다양한 가산기와 MIPS CPU를 포팅하여, 디자인 복잡도에 따른 현대 FPGA의 특성을 연구하였다. 실험 결과, 일반적인 통념과는 다르게 1-bit 가산기를 기반으로 디자인한 RCA는 FPGA 내부의 carry-chain을 활용하지 못했고, 그 결과 다른 타입의 가산기보다 낮은 성능을 보였다. 또한, 본 연구를 통해 Xilinx와 Altera 제조사 별 FPGA 특성에 확연한 차이가 있음을 확인하였다. 즉, 동작속도에 최적화하여 설계된 Prefix 가산기를 Xilinx 디바이스에 포팅했을 때 저조한 동작주파수를 보였으나, Altera 디바이스에서는 IP Core와 비슷한 성능을 보였다. 이는 Altera 디바이스에서는 FPGA의 면적만 허락한다면 ASIC에 최적화된 설계를 그대로 사용하여도 에뮬레이션 성능에 영향을 미치지 않음을 시사한다. MIPS CPU를 통한 실험은 이를 뒷받침한다.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.