• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.1
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• pp.64-71
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• 2020

eFuse OTP memory IP is required to trim the analog circuit of the gate driving chip of the power semiconductor device. Conventional NMOS diode-type eFuse OTP memory cells have a small cell size, but require one more deep N-well (DNW) mask. In this paper, we propose a small PMOS-diode type eFuse OTP memory cell without the need for additional processing in the CMOS process. The proposed PMOS-diode type eFuse OTP memory cell is composed of a PMOS transistor formed in the N-WELL and an eFuse link, which is a memory element and uses a pn junction diode parasitic in the PMOS transistor. A core driving circuit for driving the array of PMOS diode-type eFuse memory cells is proposed, and the SPICE simulation results show that the proposed core circuit can be used to sense post-program resistance of 61㏀. The layout sizes of PMOS-diode type eFuse OTP memory cell and 512b eFuse OTP memory IP designed using 0.13㎛ BCD process are 3.475㎛ × 4.21㎛ (= 14.62975㎛2) and 119.315㎛ × 341.95㎛ (= 0.0408mm2), respectively. After testing at the wafer level, it was confirmed that it was normally programmed.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.37-39
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• 2001

반도체 설계는 급속한 기능 추가와 기가 헬쯔에 육박하는 고속 동작에 부응하는 제품의 설계와 빠른 출시를 위하여 다방면의 연구를 거듭하고 있다. 하지만, 인터넷과 정보 가전의 모바일 기기에서 요구하는 폭발적인 기능의 추가와 가전기기의 최소화를 위하여서는 그 요구를 감당하지 못하고 있다. 이를 위한 방안으로 설계 재활용과 System-On-Chip의 설계가 수년 전부터 대두되었으나 아직 큰 실효를 거두지 못하고 있다. SoC설계는 다기능을 한 칩에 구성하는 방법을 시도하고 있고, 설계 재활용은 기존의 설계(IP)를 다른 것과 혼합하여 필요한 기능을 제공하는 방법이 시도되고 있다. 이 두가지의 VLSI 설계 방식 흐름을 가능하도록 하기 위한 연구로써, 레이아웃 이식에 관한 연구를 진행하였다. IP 재활용을 위하여서는 다양한 공정변화에 신속히 대응하고, 기존의 설계 설계규칙으로 설계된 면을 현재의 공정인 0.25um, 0.18um 테크놀러지에 맞도록 변환하는 VLSI 소프트웨어 시스템을 필요로 한다. 레이아웃 설계도면을 분석하여 소자 및 배선을 인식하는 알고리즘을 연구와 개발하고, 도면을 첨단 테크놀러지의 설계 규칙에 부응하도록 타이밍, 소비 전력, 수율을 고려한 최적의 소자 및 배선의 크기를 조절하는 방법을 고안하며, 칩 면적을 최적화할 수 있는 컴팩션 알고리즘을 개발하여 레이아웃 설계 도면을 이식할 수 있는 자동화 소프트웨어 시스템을 연구하였다. 더불어, 현재 반도체 소프트웨어 시스템의 최대 문제점에 해당하는 처리 속도와 도면의 처리 능력을 비교, 검토하여 본 연구가 속도면에서 평균 27배 효율면에서 3배 이상의 상대우위를 점하였다.전송과 복원이 이루어질 것이다.하지 않은 경우 단어 인식률이 43.21%인 반면 표제어간 음운변화 현상을 반영한 1-Best 사전의 경우 48.99%, Multi 사전의 경우 50.19%로 인식률이 5~6%정도 향상되었음을 볼 수 있었고, 수작업에 의한 표준발음사전의 단어 인식률 45.90% 보다도 약 3~4% 좋은 성능을 보였다.으로서 hemicellulose구조가 polyuronic acid의 형태인 것으로 사료된다. 추출획분의 구성단당은 여러 곡물연구의 보고와 유사하게 glucose, arabinose, xylose 함량이 대체로 높게 나타났다. 점미가 수가용성분에서 goucose대비 용출함량이 고르게 나타나는 경향을 보였고 흑미는 알칼리가용분에서 glucose가 상당량(0.68%) 포함되고 있음을 보여주었고 arabinose(0.68%), xylose(0.05%)도 다른 종류에 비해서 다량 함유한 것으로 나타났다. 흑미는 총식이섬유 함량이 높고 pectic substances, hemicellulose, uronic acid 함량이 높아서 콜레스테롤 저하 등의 효과가 기대되며 고섬유식품으로서 조리 특성 연구가 필요한 것으로 사료된다.리하였다. 얻어진 소견(所見)은 다음과 같았다. 1. 모년령(母年齡), 임신회수(姙娠回數), 임신기간(姙娠其間), 출산시체중등(出産時體重等)의 제요인(諸要因)은 주산기사망(周産基死亡)에 대(對)하여 통계적(統計的)으로 유의(有意)한 영향을 미치고 있어 $25{\sim}29$세(歲)의 연령군에서, 2번째 임신과 2번째의 출산에서 그리고 만삭의 임신 기간에, 출산시체중(出産時體重) $

• Information Display
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• v.14 no.1
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• pp.30-37
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• 2013

지난 20년 동안 TFT-LCD의 화질은 급격하게 발전해 왔다. 특히 IPS와 VA의 기술경쟁을 통해 서로의 단점을 극복하려는 많은 연구가 수행돼왔다. 하지만 이제는 발광디스플레이의 출현으로 이제는 액정기술 간의 경쟁은 의미 없고 TFT-LCD의 화질/기능/비용면에서 발광디스플레이보다 우수해야 하는 당면 과제를 안고 있다. 현재 IPS기술은 FFS기술을 통해 한층 더 발전하였고 이제는 고화질 제품엔 FFS 채용이 기본화되고 있다. FFS 기술개발에 초기부터 참여하고 지금까지 FFS기술을 연구하고 있는 필자의 관점에서 보면 FFS는 1998년 발표이후 매 6년 마다 중대한 변화가 있었고 그 예가 2004년 히타치사 TV패널에 FFS기술 적용, 2010년 애플사 아이패드에 FFS 기술 채용이다. 현재 기술 흐름으로 볼 때 2016년 정도엔 FFS기술 + 산화물 반도체 + 광배향 기술을 적용한 FFS TV가 시장의 한 축이 되길 필자는 기대해본다. 마지막으로 필자의 경험을 바탕으로 평가한 각 기술들에 대해 다른 전문가들과 이견이 있을 수 있음을 인정하니 많은 양해 부탁드립니다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2001.05a
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• pp.353-356
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• 2001

기존의 범용시스템과 대별되는 임베디드 시스템의 수요가 급증하면서 하드웨어부분의 중심축인 임베디드 프로세서에 대한 관심이 하루가 다르게 커지고 있다. 또한 사용자들이 작고 간편하면서도 기존의 범용시스템과 같은 기능들을 가지는 높은 수준의 성능을 요구하게 됨으로서 한 칩 안에 여러 가지 기능을 함께 구현하거나 시스템을 집적하는 시스템 칩의 상품화가 이루어지고 있는 추세이다. 날로 경쟁이 치열해저 가는 비메모리 설계 분야에서 누가 더욱 우수한 반도체 관련 IP를 확보하느냐가 승패의 관건이 될 것은 당연한 일이 되었다. 된 논문에서는 기존에 성능이 검증된 SPARC 아키텍처 V8을 근간으로 한 VHDL모델을 분석하고, 시뮬레이션을 통하여 그 기능을 검증하였으며, Synopsys FC2(FPGA Compiler 2)를 이용하여 로직 합성하였으며, 그 결과를 Xilinx VIRTEX 3000 FPGA를 이용하여 구현하였다.

• Bulletin of the Society of Naval Architects of Korea
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• v.41 no.1
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• pp.12-18
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• 2004

우리나라는 60년대 경공업, 70년대 중화학공업, 80년대 조립가공산업과 90년대 IT 제조업 등 시대 별로 성장주도 산업을 중심으로 산업화를 이뤄내 현재의 경제발전을 이룩해 왔던 것으로 평가되고 있다. 특히 90년대 말 외환위기라는 국가적 위기상황을 조선산업을 위시한 자동차, 기계, 철강, 석유화학, 섬유패션 등 주력산업과 반도체, 컴퓨터, 통신기기 등 IT제조업 등의 경쟁력 회복에 힘입어 성공적으로 극복해 왔다. 그러나 국내외의 급변하는 산업여건변화와 그에 따른 도전을 슬기롭게 대처하여 우리나라 경제가 새롭게 재도약하기 위해서는 기존 주력산업의 기술 혁신을 통한 제품고급화, 제품차별화, IP, BT, NT 등 신기술과의 접목, 새로운 수요에 부응한 혁신제품 개발 등을 통해 새로운 산업발전 단계로의 도약이 필요해 지고 있다.(중략)

• IT SoC Magazine
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• s.22
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• pp.12-21
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• 2007

2008년도 정보통신부에서 추진할 IT부품소재 부문의 기술개발 후보 중 일부를 소개한다. 반도체 45nm technology 기반 회로설계기술로 차기 SoC의 요소 IP를 확보하고, 차세대 플렉시블 소자구현을 위하여 유연성 기판위에 디스플레이 기능을 기본으로 전자소자 등을 집적화하는 기술개발을 추진할 계획이다. 또한 모바일기기에서 항상 중요한 에너지원 확보차원에서 '에너지- 하베스트'라고 하는 주변의 다양한 진동에너지를 수확하여 전기에너지로 변환 저장하는 기술을 개발할 계획이며, 산업체에 바로 적용할 단기프로젝트로 LCD의 화상신호에 따라 후면 광의 휘도를 시간 및 위치적으로 변화시켜 구동하는 면 광원 기반의 백 라이트 유닛 기술 등의 주제를 기획 발굴하였다. 본 기획 중 일부는 1월에 기술개발 신규사업으로 공고되고, 1개월간의 접수과정 후 2월 선정평가를 거쳐 3월부터 사업이 시작될 예정이다.

• Journal of Korea Technology Innovation Society
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• v.14 no.2
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• pp.320-342
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• 2011

This paper tries to analyze the evolution of technological innovative pattern in system semiconductor industry from the perspective of the evolution of way by which knowledge is generated and its related evolution of inter-firm relationships. In particular, this paper focuses on the evolution of knowledge after the emergence of EDA as a design tool, as a main momentum. As a result of analysis, we can find out following things. First, the innovative activities have evolved from design activity-centered technology development to innovative activities focusing on searching activities for utilizing knowledge and technology. Second, with rising value of knowledge, creation of new market utilizing knowledge, and development of new industry and new technology through inter-firm relationship had been made, in addition to strengthened specialized technological division of labor. Third, with focusing on utilization of knowledge, inter-firm network has taken diverse forms for building complementary platform for co-development. This discussion can give an insight on the necessity of utilizing inter-firm network strategically and setting strategies for enhanced searching activities such as market creation and knowledge utilization.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.2 s.344
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• pp.42-50
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• 2006

Owing to the development of semiconductor processing technology, high density complex circuits can be integrated in a System-on-Chip (SoC). However, increasing energy consumption becomes one of the most important limiting factors. Power estimation at the early stage of design is essential, since design changes at lower levels may significantly lengthen the design period and increase the cost. In this paper, logic level circuits ire levelized and several levels are selected to build power model tables for efficient power estimation. The proposed techniques are applied to a set of ISCAS'85 benchmark circuits to illustrate their effectiveness. Experimental results show that significant improvement in estimation accuracy and slight improvement in efficiency are achieved when compared to those of a well-known existing method. The average estimation error has been reduced from $9.49\%\;to\;3.84\%$.

• The Journal of Korean Association of Computer Education
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• v.16 no.3
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• pp.99-105
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• 2013

The FPGA-based emulation is an essential step in ASIC design for validation. For emulation with maximal frequency, it is crucial to understand the FPGA characteristics. This paper attempts to analyze the performance characteristics of the modern FPGAs from renowned vendors, Xilinx and Altera, with a case study utilizing various adders and MIPS CPU. Unlike the common wisdom, ripple-carry adder (RCA) does not utilize the inherent carry-chain inside FPGAs when structurally designed based on 1-bit adders. Thus, the RCA shows the inferior performance to the other types of adders in FPGAs. Our study also reveals that FPGAs from Xilinx exhibit different characteristics from the ones from Altera. That is, the prefix adder, which is optimized for speed in ASIC design, shows the poor performance on Xilinx devices, whereas it provides a comparable speed to the IP core on Altera devices. It suggests that error-prone manual change of the original design can be avoided on Altera devices if area is permitted. Experiments with MIPS CPU confirm the arguments.

• 전자공학회논문지 IE
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• v.48 no.2
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• pp.6-11
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• 2011

This paper describes the design of new method of propagation delay measurement in micro and nanostructures during characterization of ASIC standard library cell. Providing more accuracy timing information about library cell (NOR, AND, XOR, etc.) to the design team we can improve a quality of timing analysis inside of ASIC design flow process. Also, this information could be very useful for semiconductor foundry team to make correction in technology process. By comparison of the propagation delay in the CMOS element and result of analog SPICE simulation, we can make assumptions about accuracy and quality of the transistor's parameters. Physical implementation of phase error accumulation method(PHEAM) can be easy integrated at the same chip as close as possible to the device under test(DUT). It was implemented as digital IP core for semiconductor manufacturing process($0.11{\mu}m$, GL130SB). Specialized method helps to observe the propagation time delay in one element of the standard-cell library with up-to picoseconds accuracy and less. Thus, the special useful solutions for VLSI schematic-to-parameters extraction (STPE), basic cell layout verification, design simulation and verification are announced.