• Venture DIGEST
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• s.115
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• pp.8-10
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• 2008

얼랑시스템(대표 박원구,www.erlang.co.kr)은 초고속 통신용 비메모리 반도체칩(ASIC) 설계업체로서 교환기, 네트워크 보안장비의 핵심 칩과 보드를 설계.제조한다. 여기서 개발한 교환기용 칩과 보드는 LG전자에 납품되어 최종 교환기로 완성된 후 KT, 데이콤, SK텔레콤, KTF등에 판매된다. 모범적인 상생경영을 통해 LG전자에 장영실상을 안겨준 장비인 MSR40의 핵심 비메모리칩을 개발한 얼랑시스템. 수요자 맞춤 설계로 시장의 어려움을 타개하고 세계 1위를 향해 발전하는 얼랑시스템의 박원구 대표를 만나본다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.05a
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• pp.134-135
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• 2015

실리콘 반도체 칩 가공기술의 미세화는 40년에 걸쳐 전자기기 진보에 큰 공헌을 할 수 있었다. 절반간격(Half Pitch)이라는 최소 패턴크기로 좁아지고 있다. 회로패턴을 평면적으로뿐만 아니라 집적도를 올리는 3차원 실장기술이 중요시 되었다. 종래칩 표면에만 존재했던 접속용 전극을 표면과 뒷면에 붙여 칩을 관통하는 미세실리콘 관통전극(TSV; Through Silicon Via)제조기술로써 TSV는 한계의 반도체기술을 극복하여 한층 더 크게 발전할 가능성을 비추고 있다.

• 전기의세계
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• v.33 no.9
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• pp.532-539
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• 1984

반도체 기술의 발전은 경이적인 발명이라고 할 수 있는 마이크로컴퓨터를 탄생시켰고 계속된 발달은 소자의 집적밀도를 더욱 더 높여 단일칩 마이크로컴퓨터까지도 저렴한 가격으로 공급 가능하게 하고 있다는 점은 너무나도 잘 아는 사실이다. 본문에서는 단일칩 마이크로컴퓨터들의 일반적인 구성과 특징을 분석, 소개하여 이들을 원활히 활용하는데 다소나마 도움이 되고자 한다.

• Journal of the Computational Structural Engineering Institute of Korea
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• v.14 no.3
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• pp.309-315
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• 2001

The Stress intensity factors for edge cracks located at the bonding interface between the elastic semiconductor chip and the viscoelastic adhesive layer have been investigated. Such cracks might be generated due to stress singularity in the vicinity of the free surface. The domain boundary element method(BEM) has been employed to investigate the behavior of interface stresses. The overall stress intensity factor for the case of a small interfacial edge crack has been computed. The magnitude of stress intensity factors decrease with time due to viscoelastic relaxation.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.422-424
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• 2009

In this paper, we studied methods that measure chip stack height using slit beam in mold equipment among semiconductor manufacture equipments. We studied two methods to improve chip stack height measurement performance. First, it is relation of camera exposure time and height measurement repeatability. Second we could improve measurement performance applying method of least mean square method for measurement error minimization about PCB(Printed Circuit Board) flexure phenomenon.

• Journal of Korean Electronics
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• v.11 no.5
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• pp.27-31
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• 1991

• The Science & Technology
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• v.20 no.2 s.213
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• pp.54-59
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• 1987

• The Science & Technology
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• v.34 no.7 s.386
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• pp.72-77
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• 2001

• Proceedings of the Korean Operations and Management Science Society Conference
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• 2002.05a
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• pp.293-300
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• 2002

반도체 공정은 웨이퍼가 투입되어 완제품이 생산되기까지 수백개의 제고공정을 수개월에 걸쳐 진행해야 하는 매우 복잡하고 긴 공정으로 구성되어 있다. 대부분의 공정들은 먼저가 철저히 통제되는 클린 룸에서 진행되지만 아주 미세한 먼지 하나도 반도체 칩의 성능과 수율 을 저하시키는 요인이 된다. 반도체 칩의 불량은 특정 생산장비에서의 이물질 발생, 생산장비의 잘 못된 파라미터 값 설정 등 다양한 요인에 의해 발생될 수 있으며 불량의 원인을 요인별로 파악하여 신속하게 대처하는 것이 수율 개선의 핵심이 된다. 이를 위해 SPC 시스템, MES 그리고 6-시그마 등의 활용을 통한 다양한 수율개선 노력이 있었으나 공정의 복잡성과 대용량의 수집 데이터로 인해 기존의 통계적 방법이나 엔지니어의 경험적 분석방법으로는 미처 파악하지 못 하는 수율 저하 요인이 상당 수 존재한다. 본 논문은 군집화/분류, 순차패턴 등의 데이터마이닝 기법과 다차원분석(OLAP)도구를 활용하여 수율저하의 원인이 되는 문제공정, 문제장비, 그리고 잘못된 파리미터 값 설정 등을 신속하고 정화하게 파악하여 수율 개선을 지원하는 방법을 소개하며, 반도체Fabrication공정을 대상으로 실제 구현된 수율개선 시스템(Y-PLUS)을 설명한다.

• Proceedings of the Korea Society for Simulation Conference
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• 1994.10a
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• pp.31-31
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• 1994

반도체 산업에서 반도체 수율(yeild) 예측은 상당히 중요한 요소로써 고려되고 있다. 정확한 수율 예측은 반도체 공정상에서 문제점을 찾아 개선하는데 도움을 주는 한편, 공정에의 투입량을 산출하는데에도 중요한 요인이 되고 있다. 지난 30년간 반도체 산업의 경향은 점차로 칩(chip)의 크기가 증가하는 방향으로 전개되어 왔고, 이에 따라 수율 예측은 웨이퍼(wafer)내의 결점(defect)수와 칩의 크기외에 결점이 얼마나 웨이퍼내에 모였는가를 나타내는 클러스터 지표(cluster index)가 중요한 파라미터로 제시되고 있다. 본 논문은 머스트니스라는 통신 분야의 개념을 이용하여 새로운 클러스터 지표를 제시하고, 시뮬레이션 기법을 이용한 웨이퍼 내의결점 분포의 자료를 통하여 새로운 클러스터 지표의 특징 및 수율에 따른 패턴을 보여주고자 한다. 아울러 회귀 분석(regression analysis) 기법을 이용하여 수율 예측 모델을 제시하고 기존의 예측 모델과의 차이점을 분석하고자 한다.