• 한국전자파학회논문지
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• 제15권12호
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• pp.1152-1160
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• 2004

OFDM 기술은 채널의 시간확산에 대처할 수 있는 대역효율이 높은 전송방식으로서 IEEE 802.1 la 표준안으로 채택되어 고속 무선 랜, 유럽 DVB 등에 사용되고 있다. IEEE 802.113의 표준에서의 데이터 패킷은 프리앰블, 데이터 두 가지 부분으로 조성되고 있다. 프리앰블은 short pilots, long pilots로 조성되어 동기화, 주파수 옵셋 및 채널 추정에 사용되고 있다. 우리는 이러한 파일럿을 이용하여 송수신 과정에서 발생하는 위상잡음의 영향을 효과적으로 보상한다. 위상잡음은 주파수 옵셋보다 더 복잡한 현상으로서 시스템 성능에 매우 큰 영향을 준다. 본 연구에서는 위상잡음의 영향에 의해 발생하는 CPE와 ICI성분을 동시에 보상하는 새로운 방법을 제안하고 기존 연구와 비교 분석한다. 분석결과, CPE 제거기법, PNS 알고리즘, 그리고 CPE와 ICI 동시 보상기법을 사용하였을 경우, 위상잡음에 의한 성능 저하를 현저히 개선한다. 또한 제안한 CPE와 ICI 동시 보상기법을 사용한 경우 기존의 방법보다 더 우수한 통신성능을 얻을 수 있다.

• 한국전자파학회논문지
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• 제18권2호
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• pp.126-135
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• 2007

본 논문은 기존에 제시된 집중 소자 캐패시터와 접지를 이용한 평행 결합 선로 필터의 소형화 기법이 갖는 대역폭 감소 문제를 해결하는 기법을 제안하였다. 평행 결합 선로 필터는 그 설계 및 제작이 쉬워 RF(Radio Frequency) 필터로 많은 응용이 이루어지고 있다. 이러한 평행 결합 선로 필터에 대하여 기존에 제시된 집중 소자 캐패시터와 접지를 이용한 소형화 기법은 적은 수의 캐패시터만을 이용하여 필터를 소형화할 수 있으며, 더불어 고조파 특성의 개선 및 스컷 특성의 개선 등의 부가적인 장점이 있는 기법이나 제시된 기법을 이용하여 필터를 소형화할 경우 대역폭이 감소한다는 문제점을 가지고 있었다. 본 논문에서는 이러한 대역폭의 감소를 필터를 구성하는 각 단의 평행 결합 선로의 군지연 변화를 계산하여 대역폭의 감소의 정도를 유추하고, 역으로 대역폭이 감소하는 만큼 사전에 필터의 대역폭을 크게 설계함으로 소형화로 인한 대역폭의 감소를 해결하는 방법을 제시하였다. 제안된 기법에 대한 검증을 위해 테프론(${\varepsilon}_r=2.2$) 기판을 사용하여 무선 랜 대역인 5.2 GHz대역의 FBW(Fractional Band Width) 10%의 필터를, 제안한 기법을 적용하여 공진기의 길이를 ${\lambda}/4$로 줄인 헤어핀 형태로 제작 및 측정하여 제안된 기법의 타당성을 확인하였다.

• 디지털융복합연구
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• 제11권3호
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• pp.415-426
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• 2013

우리나라는 최근 온실가스 감축, 저출산 고령화 문제 해결, 생산성 향상 등을 위해 스마트워크를 서서히 도입하고 있다. 우리나라의 경우 ICT 인프라의 발달과 스마트 기기의 확산으로 스마트워크 유형 중 하나인 모바일 오피스가 가장 많이 도입되고 있으나, 중소기업의 모바일 오피스 도입률은 대기업의 절반 수준에 그치고 있으며, 중소기업의 스마트워크 도입에 있어 가장 큰 장애요인의 하나가 보안 문제인 것으로 나타났다. 따라서 본 연구에서는 중소기업이 스마트워크의 한 유형인 모바일 오피스를 도입하고자 할 때 우선적으로 고려해야 할 정보보호 요소를 분석하고자 하였다. 선행연구 분석을 통해 모바일 오피스 정보보호 요소를 단말기, 응용프로그램 및 플랫폼, 네트워크, 서버, 사용자 등 5개 영역으로 구분하여 각각 세부항목을 정리하였다. AHP를 활용한 조사 결과 상위계층에서는 '사용자'가 가장 중요한 항목으로 도출되었으며, 24개의 하위 요소 중에서는 '데이터 암호화', '무선랜 통제', '퇴사 시 단말 회수' 등이 중요한 모바일 오피스 정보보호 요소인 것으로 나타났다.

• 한국전자파학회논문지
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• 제22권2호
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• pp.265-274
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• 2011

본 논문에서는 초광대역(UWB)에서 사용 가능한 넓은 방사 슬롯 안테나의 소형화와 동시에 UWB 시스템과 IEEE 802.11 a/n 표준의 Wi-Fi 서비스를 사용하는 무선 랜 시스템 간의 간섭을 막기 위한 노치 구조에 대하여 연구하였다. 제안된 안테나는 기존 안테나의 넓은 슬롯을 공진 주파수의 $\lambda/2$ 길이에서 $\lambda/4$로 축소 설계하여 전체 크기를 약 72 % 감소시켰다. 그리고 T-모양의 CPW 급전 스터브를 최적화하여 3.0~11.8 GHz의 초광대역을 만족시켰다. 이 스터브 내부에 노치 구조인 2차 Hilbert curve 슬롯 라인을 만들어 5 GHz를 중심으로 4.9~5.6 GHz를 제거하였다. 최종적으로 FR4-epoxy 기판에 제작한 안테나는 $20{\times}15\;mm^2$이다. 반사 손실을 측정한 결과, Wi-Fi 대역이 제거된 3.2~11.8 GHz에서 -10 dB 이하를 만족하였으며, 선형적인 위상 특성과 안정된 군지연 특성, 그리고 무지향성의 방사 패턴을 잘 만족하였다.

• 한국통신학회논문지
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• 제35권1A호
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• pp.33-43
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• 2010

최근 사용자들은 IEEE 802.11 무선랜이 탑재된 이동단말을 통해 인터넷, VoIP등과 같은 실시간 멀티미디어 서비스를 받고자 한다. 넓은 지역에서의 이동성을 지원하기 위하여 액세스포인트간의 핸드오프는 필수적이다. 하지만 기존 IEEE 802.11의 핸드오프 방식은 연결의 단절이 발생하며, 연결단절 인지와 채널 검색시간이 대부분의 지연시간을 차지하고 있다. 또한 노드의 이동방향, 위치 등을 고려하지 않고 주위 환경에 민감한 신호 세기만 고려하여 액세스포인트를 선택하기 때문에 충분한 대역폭을 받기 힘들다. 그렇기 때문에 실시간 멀티미디어 서비스를 제공하기 위하여 노드의 연결단절시간을 줄이고 충분한 대역폭을 받을 수 있는 알고리즘이 필요하다. 이에 본 논문에서는 실외환경에서 사용하는 GPS 위치정보를 이용하여 노드의 이동에 따른 핸드오프 지점을 예측하고, 이동방향, 속도와 신호세기를 이용하여 높은 전송 대역폭을 받는 핸드오프 알고리즘을 제안한다. 제안한 알고리즘을 구현하고 성능평가를 통하여 Layer2의 연결단절시간을 3.7ms로 줄이고 약 24.8%의 대역폭 향상을 통해 알고리즘의 우수함을 확인했다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.253-256
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• 2009

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기(FFT_Core_Gen)를 구현하였다. FFT_Core_Gen은 $N=64{\times}2^k$($0{\leq}k{\leq}7$)의 8가지 FFT/IFFT 코어의 Verilog-HDL 코드를 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였으며, 내부 데이터와 격자계수는 각각 14비트를 사용한다. FFT_Core_Gen에서 생성되는 FFT/IFFT 코어의 연산 정밀도는 최소 58-dB (N=8,192)에서부터 최대 63-dB (N=64)의 SQNR을 갖는다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.