• KIISE Transactions on Computing Practices
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• v.21 no.8
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• pp.543-548
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• 2015

Recently, volume of data has been growing dramatically along with the growth of social media and digital devices. However, the existing disk-based distributed file systems have limits to their performance of data processing or data access, due to I/O processing costs and bottlenecks. To solve this problem, the caching technique is being used to manage data in the memory. In this paper, we propose a cache management scheme to handle load balancing in a distributed memory environment. The proposed scheme distributes the data according to the memory size, n distributed environments with different memory sizes. If overloaded nodes occur, it redistributes the the access time of the caching data. In order to show the superiority of the proposed scheme, we compare it with an existing distributed cache management scheme through performance evaluation.

• Journal of KIISE:Computing Practices and Letters
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• v.8 no.1
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• pp.36-45
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• 2002

This paper introduces the design and implementation of a flash memory simulator to emulate a real flash memory. Since this simulator provides exact execution time information and parameter testing functions as well as the type, total capacity, block size, and page size of flash memory, it can be used as a real flash memory as viewed by the operating system. Furthermore, the simulator provides time logging functions of the internal routines of the flash memory management software allowing the monitoring of bottlenecks within the software. Finally, we show the performance measurements of applications under the Linux operating systems on both the simulator and a test board verifying the simulator's use as a replacement for real flash memory.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.106-109
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• 1999

위성 인터넷망에서의 성능 향상을 위한 프록시의 대표적인 기법인 Snoop과 Spoofing에서의 TCP 성능을 모의실험을 통해 비교하고, 전체 메모리 크기에 따른 TCP 전송 특성 변화를 살펴보았다. Spoofing과 Snoop에서 모두 TCP 전송율이 향상됨을 확인할 수 있었고, Spoofing을 적용했을 경우 Snoop보다 높은 전송율을 얻을 수 있었으나 데이터를 저장하기 위한 버퍼 요구량이 매우 커졌다. 메모리 크기는 제한되어 있으므로 효율적인 메모리 분배 방법이 필요함을 고찰할 수 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.81-83
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• 1999

주문형 비디오 시스템에서 사용자 요청의 초기대기시간과 메모리 요구량을 줄이기 위해서는 각 사용자 요청에 할당되는 버퍼의 크기를 최소화하는 것이 필요하다. 이는 초기대기시간과 메모리 요구량이 사용자 요청에 할당되는 버퍼의 크기에 따라 지수적으로 증가하기 때문이다. 그러나 기존의 버퍼 할당 기법은 시스템이 완전 부하인 상태만을 고려하여 버퍼 크기를 결정하고 할당함으로써 필요이상의 큰 버퍼를 각 사용자 요청에 할당한다. 그래서 본 논문에서는 시스템의 실행시간 정보(runtime information)를 활용하여 버퍼크기를 결정하고 할당함으로써 불필요한 메모리 할당을 없애는 동적 버퍼 할당 기법을 제안한다. 동적 버퍼 할당 기법은 특정 버퍼 스케쥴링 방식에 의존된 것이 아니기 때문에 기존의 모든 버퍼 스케쥴링 방식에 적용이 가능하다. 본 논문에서는 성능 평가를 통해 동적 버퍼 할당 기법의 우수성을 보인다.

• Proceedings of the Korea Information Processing Society Conference
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• 2021.05a
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• pp.45-47
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• 2021

APU(Accelerated Processing Unit)는 CPU와 GPU가 통합되어있는 프로세서이며 같은 메모리 공간을 사용한다. CPU와 GPU가 분리되어있는 기존 이종 컴퓨팅 환경에서는 GPU가 작업을 처리하기 위해 CPU에서 GPU로 메모리 복사가 이루어졌지만, APU는 같은 메모리 공간을 사용하므로 메모리 복사 없이 가상주소 할당으로 같은 물리 주소에 접근할 수 있으며 이를 Zero Copy라 한다. Zero Copy 성능을 테스트하기 위해 희소행렬 연산을 사용하였으며 기존 메모리 복사대비 크기가 큰 데이터는 약 4.67배, 크기가 작은 데이터는 약 6.27배 빨랐다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.12B
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• pp.2424-2429
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• 1999

In this paper, we present a memory efficient implementation method of channel encoder using convolutional encoding and interleaving. In conventional method, two separate RAMs must be used for the channel encoder: one RAM for storing frame data and another RAM for interleaving. In our method, without using interleaving RAM, we only use two small RAMs for buffering input frame data. We can process convolutional encoding and interleaving concurrently by using the two RAMs. There are several advantages when applying channel encoder designed using this method to several digital mobile telecommunications : the reduction of memory size ranging 33 % - 60 %, simplified procedure of receiving frame data, and resultant timing margin gained by the simplified procedure.

• Information and Communications Magazine
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• v.32 no.6
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• pp.16-22
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• 2015

NAND flash 메모리의 집적도를 높이기 위한 주요 기술로, 데이터가 저장되는 cell 자체의 크기를 줄여주는 미세 공정화와 cell 당 저장되는 정보량을 늘려주는 멀티-레벨(multi-level)화가 사용되고 있다. 이러한 기술의 적용은 NAND flash 메모리 자체의 오류를 증가시키게 되므로, NAND flash 메모리 기반 데이터 저장 장치의 신뢰성을 높은 수준으로 유지하기 위해서는 우수한 정정 능력을 갖는 ECC(error control code) 를 사용하는 것이 필수적이다. 본고에서는 NAND flash 메모리의 신뢰성 특성과 함께 NAND flash 메모리를 사용하는 데이터 저장 장치에서의 ECC의 응용에 대해서 살펴보고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.348-348
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• 2012

휴대용 저장매체에서부터 solid state disk와 같은 고속 시스템 저장 매체 까지 플래시 메모리의 활용도가 급속도로 커지고 있다. 이에 플래시 메모리에 대한 연구 또한 활발히 진행 되고 있다. 현재 다결정 실리콘을 전하 주입 층으로 사용하는 기존의 플래시 메모리는 20 nm 급 까지 비례 축소되어 활용되고 있다. 하지만 20 nm 이하 크기의 소자에서는 과도한 누설전류와 구동전압의 불안정, 큰 간섭현상으로 인한 성능저하와 같은 많은 문제점에 봉착해 있다. 이를 해결하기 위해 FinFET, Vertical 3-dimensional memory, MRAM (Magnetoresistive Random Access Memory), PRAM(Phase-change Memory)과 같은 차세대 메모리 소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 차세대 메모리 구조로 주목 받고 있는 FinFET 구조를 가진 플래시 메모리에서 fin 의 채널영역의 도핑 농도 변화에 의한 20 nm 이하의 게이트 크기를 가지는 소자의 전기적 특성과 프로그램 특성을 3차원 시뮬레이션을 통해 계산하였다. 본 연구에서는 FinFET 구조를 가진 플래시 메모리의 채널이 형성되는 fin의 윗부분도핑농도의 변화에 의한 전기적 특성과 프로그램 특성을 계산하였다. 본 계산에 사용된 구조는 게이트의 크기, 핀의 두께와 높이는 18, 15 그리고 28 nm이다. 기판은 Boron으로 $1{\times}10^{18}cm^{-3}$ 농도로 도핑 하였으며, 소스와 드레인, 다결정 실리콘 게이트는 $1{\times}10^{20}cm^{-3}$ 농도로 Phosphorus로 도핑 하였다. 채널이 형성되는 fin의 윗부분의 도핑농도를 $1{\times}10^{18}cm^{-3}$ 에서 $1{\times}5^{19}cm^{-3}$ 까지 변화 시키면서 각 농도에 대한 프로그램 특성과 전기적 특성을 계산하였다. 전류-전압 곡선과 전자주입 층에 주입되는 전하의 양을 통해 특성을 확인하였고 각 구조에서의 채널과 전자 주입 층의 전자의 농도, 전기장, 전기적 위치 에너지와 공핍 영역의 분포를 통해 분석하였다. 채널의 도핑농도 변화로 인한 fin 영역의 공핍 영역의 분포 변화로 인해 전기적 특성과 프로그램 특성이 변화함을 확인하였다.

• The KIPS Transactions:PartA
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• v.15A no.6
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• pp.325-334
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• 2008

Flash memory is widely used as a storage medium for mobile devices such as cell phones, MP3 players, PDA's due to its tiny size, low power consumption and shock resistant characteristics. Additionally, some computer manufacturers try to replace hard-disk drives used in Laptops or personal computers with flash memory. More recently, there are some literatures on developing a flash memory-aware $B^+$-tree index for an efficient key-based search in the flash memory storage system. They focus on minimizing the number of "overwrites" resulting from inserting or deleting a sequence of key values to/from the $B^+$-tree. However, in addition to this factor, the size of a physical page allocated to a node can affect the maintenance cost of the $B^+$-tree. In this paper, with diverse experiments, we compare and analyze the costs of construction and search of the $B^+$-tree and the space requirement on flash memory as the node size increases. We also provide sorting-based or non-sorting-based algorithms to be used when inserting a key value into the node and suggest an header structure of the index node for searching a given key inside it efficiently.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.9
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• pp.75-81
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• 2014

The integral image is the sum of input image pixel values. It is mainly used to speed up processing of a box filter operation, such as Haar-like features. However, large memory for integral image data can be an obstacle on an embedded hardware environment with limited memory resources. Therefore, an efficient method to store the integral image is necessary. In this paper, we propose a memory size reduction hardware design for integral image. The hardware design is used two methods. It is the new integral image memory and modulo calculation for reducing integral image data. The new integral image memory has additional calculation overhead, but it is not obstacle in hardware environment that parallel processing is possible. In the Xilinx Virtex5-LX330T targeted experimental result, integral image memory can be reduced by 50% on a $640{\times}480$ 8-bit gray-scale input image.