• 전기학회논문지
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• 제63권12호
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• pp.1704-1709
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• 2014

In order to increase the performance of multi-core system processor architectures, the multi-thread branch predictor which speculatively fetches and allocates threads to each core should be highly accurate. In this paper, the perceptron based multi-thread branch predictor is proposed for the multi-core processor architectures. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the 2 to 16-core architectures employing perceptron multi-thread branch predictor extensively. Its performance is compared with the architecture which utilizes the two-level adaptive multi-thread branch predictor.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 추계학술발표대회
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• pp.178-180
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• 2015

코프로세서(Co-processor)를 사용한 병렬 처리 시스템은 멀티코어 프로그래밍과 함께 과학기술계산 분야 프로그램 개발에 많이 사용되고 있다. 본 연구에서는 CPU 기반의 코프로세서인 인텔 제온 파이 환경에서의 푸아송 방정식 해법을 병렬화 하였다. 본 연구를 통해서 인텔 제온 파이 활용 가능성을 확인 하고, 일반적인 병렬화 기법이 인텔 제온 파이 환경에서도 적합한지를 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 춘계학술발표대회
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• pp.883-885
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• 2011

소프트웨어 분석 기법이 발전하며 다양한 종류의 악성 코드를 점검할 수 있게 되면서 이를 회피하기 위한 기술들이 등장하였다. 실행 시 스스로 코드를 변경하는 등의 진화된 악성 코드들로부터 시스템을 보호하기 위해 프로그램에 존재하는 실행되지 않는 경로에 대해서도 검사를 할 수 있는 기법을 제시한다. 제안하는 기법은 프로그램을 읽어 CFG를 생성하고, 각 종료 지점에서부터 이를 역방향으로 순회하여 모든 실행 경로를 얻는다. 여기서 발생하는 오버헤드는 멀티코어 프로세서를 활용하는 다중 작업으로 완화시킬 수 있다.

• 한국농업기계학회:학술대회논문집
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• 한국농업기계학회 2017년도 춘계공동학술대회
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• pp.165-165
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• 2017

모돈은 사육 특성상 제한된 파일롯 공간 안에 장시간 머물기 때문에 과중한 몸무게에 의한 지제 이상, 섭식 등의 불량, 수면상태의 불량 등을 지속적으로 관찰해야 하는 대상이다. 측면에 다수의 초음파 센서를 설치하여 기립의 상태 및 운동 시 몸체 궤적의 특성을 분석하여 종합적으로 모돈의 행동 특성을 정량화 하고자 하였다. 이 과정에서 계측 신호의 값을 대수적으로 비교하는 방식에 한계가 있음을 발견하였고, 이를 해결하고자 10 Hz/Ch 내외의 시계열 상대거리 궤적 신호를 주파수 도메인으로 변경하여 분석을 수행하였다. 일정 주파수에 집중되어 있는 주파수 값의 크기 변화(파워 스펙트럼 밀도)를 기준으로 모돈의 움직임의 정상 상태 유무 판별이 가능하였다. 단, 이러한 분석은 계측 데이터를 일괄 처리 방식으로 분석하는 방법으로 도출이 되었으므로, 계측과 정량 분석을 동시에 수행하기 위한 개선이 필요하였다. 계측 시스템에서 사용한 마이크로 프로세서는 Nucleo-446(STMelectronics, CA, USA)로 180 Mhz의 클럭 속도로 작동하나, 총 100 Hz 내외의 16비트 계측 신호에 대해 추가적으로 FFT 등의 주파수 변환 신호 처리를 수행하기에는 연산 능력이 부족하였다. 한편, 주파수 분석의 주기를 1분 단위로 할 경우 처리해야할 정보의 크기는 $100{\times}60{\times}5{\times}2Byte$ 이므로 1분 내에 해당 연산을 종료할 수 있는 추가의 연산 장치가 필요하였다. 계측과 주파수 도메인 변환 연산을 동시에 수행하기 위하여 1 Ghz의 연산능력을 가진 ARM A9 계열의 초소형 멀티코어 AP인 NanoPi Neo Air(Friendlyarm, Guangzhou, China)을 선정하였다. 4개의 코어를 각각 계측, Median 필터링, Smoothing 연산, FFT 분석에 사용하여 1분 단위, 2분 단위, 5분 단위의 주파수 분석을 동시에 수행하였다. 병렬 연산 라이브러리는 오픈 소스인 MPICH(www.mpich.org)를 이용하였다. 상대적으로 여유있는 자원을 보유하고 코어를 실시간으로 결정하여 다수의 모돈 개체 동시 모니터링을 위한 네트워크 연결 역할을 동시에 수행하도록 하였다. 1주일 내외의 요인 실험 수행 결과, 약 70 Mbyte의 데이터가 축적이 되었으며, 1분 단위, 2분 단위, 5분 단위의 주파수 도메인 변환 후 결과를 동시에 취득할 수 있었다. 일부 주파수 도메인 상의 파워 밀도 값이 모돈의 행동 특성에 분석에 유효한 정보를 제공함을 발견하였다. 모돈사 내 현장 보급이 가능한 초소형 AP와 멀티 코어 기반 병렬 처리 기법을 이용한 현장 진단 시스템 개발 연구를 지속적으로 수행할 것이다.

• 디지털융복합연구
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• 제13권8호
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• pp.245-251
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• 2015

디지털 사이니지 시스템이 윈도우 OS에 장착 된 PC에서 작동 될 경우, 구현 가격이 매우 높다. 이러한 문제점을 해소하고자, 최신 스마트폰에 활용되는 ARM Coretex계열의 멀티코어 프로세서가 탑재된 안드로이드 OS 플랫폼 기반의 저전력 저가격의 디지털 사이니지 시스템과, 원격제어기술을 응용하여 어디서나 광고단말기를 원격제어하고 원격콘텐츠를 관리할 수 있는 융복합형 웹서버 기반의 원격 콘텐츠 관리용 서버프로그램을 개발하였다. 구현된 시스템은 디스플레이를 포함한 일체화된 디지털 사이니지 시스템으로, 저전력 모바일 플랫폼을 최적화한 하드웨어 인터페이스로 설계 구현되었고, 상황정보센서를 이용하여 조도, 온도, 날씨, GPS등의 주변상황 정보를 습득한 서비스 융합형 모델을 구현하는 구조로 설계 구현되었다. 또한 콘텐츠 자동생성 모듈은 컨텐츠 사용자에게 전용 저작 도구와 SMIL 기반의 자동으로 가동되도록 프레임 워크에 의해 규정된 컨텐츠를 제공하고, 사용자 정보 데이터베이스에 저장된 사용자 정보를 참조하여 사용자별 맞춤형 SMIL 컨텐츠를 생성해주는 융복합형 기능이 구현되었다. 개발된 디지털 사이니지 시스템은 기존 윈도우 OS 환경 대비 50% 이상의 소비전력 저감과 16포인트 멀티터치 기능을 구현하였고 상용화를 위한 기본 환경시험성능을 모두 만족하였다.

• 한국시뮬레이션학회논문지
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• 제21권2호
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• pp.31-39
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• 2012

시뮬레이션 프레임워크는 시뮬레이션 응용 프로그램의 개발을 지원하는 기반 소프트웨어이다. 본 논문은 공학용 프로그래밍 언어로 광범위하게 사용되는 매트랩을 이용하여 개발된 이산사건시뮬레이션 프레임워크의 개발 과정을 기술하고 있다. 매트랩 객체지향프로그래밍을 토대로 새롭게 개발된 프레임워크는 매트랩 언어의 편리성과 이산사건시뮬레이션 형식론(DEVS: Discrete EVent System Specification Formalism)이 가지는 뛰어난 개발 방법론을 결합시킴으로써 무기체계 교전 시뮬레이션 프로그램 개발에서 요구되는 생산성, 유연성, 확장성을 제공한다. 더불어 매트랩의 병렬컴퓨팅 기술을 적용한 배치(Batch) 시뮬레이션 기능을 제공함으로써 몬테카를로 시뮬레이션 수행시 컴퓨터 환경에서 지원되는 CPU 코어의 수에 비례하여 응용 프로그램의 연산성능을 향상시킨다.

• 문화기술의 융합
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• 제5권1호
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• pp.395-399
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• 2019

다양한 병렬 컴퓨팅 시스템을 지원하기 위해서는 LLVM IR을 벡터/행렬을 보다 효과적으로 지원할 수 있도록 확장하는 것과 LLVM IR을 machine code로 바꾸어 주는 부분을 새로운 알고리즘으로 설계하여 구현하면 된다. IR 예제에서 보았듯이 기본적으로 RISC 명령어로 구성되어 있기 때문에 RISC 명령어 생성은 자연스럽게 생성되며, 벡터 또한 현재 지원가능한데 행렬 명령어는 지원되지 못하고 있다. 벡터/행렬을 보다 강력하게 지원하기 위한 새로운 IR 구조, 명령어 생성 알고리즘 및 관련 부분의 확장이 필요하다. 이를 위해 LLVM IR의 각 명령어를 (벡터/행렬을 위한) target architecture의 적당한 명령어로 mapping을 해주는 부분 (instruction selection 알고리즘)이 중요하다. LLVM IR 명령어의 의미를 파악하고, target architecture의 각 명령어 의미와 syntax를 비교하여, 패턴이 일치하는 명령어를 선택하여 mapping을 효율적으로 해줘야 한다.

• 한국정보과학회논문지:데이타베이스
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• 제37권5호
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• pp.275-284
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• 2010

GPU는 대용량 데이터 처리를 위해 특화된 멀티 코어 기반의 스트림 프로세서로서 빠른 데이터 처리 속도 및 높은 메모리 대역 동의 장점을 가지며, CPU에 비해 가격이 저렴하다. 최근 이러한 GPU의 특성용 활용하여 범용 컴퓨팅 분야에 활용하고자 하는 시도가 계속되고 있다. 엔비디아에서 발표한 범용 병렬 컴퓨팅 아키텍처인 쿠다(CUDA) 프로그래밍 모델의 경우 프로그래머가 GPU 상에서 동작하는 범용 어플리케이션을 보다 손쉽게 개발할 수 있도록 지원한다. 본 논문에서는 쿠다 프로그래밍 모델을 이용하여 기본적인 중첩-반복 스카이라인 알고리즘을 병렬화시킨다. 그리고 스카이라인 알고리즘의 특성을 고려하여 GPU 자원용 효율적으로 사용할 수 있도록 GPU의 메모리 및 명령어 처리율에 중점을 두고 단계적인 최적화를 진행한다. 최적화 단계에 따라 각각 다른 성능 개선이 나타나는 것을 확인하였으며, 그 결과 기본 병렬 중첩-반복 알고리즘에 비해 평균 80%의 성능이 향상됨을 확인하였다.

• 한국자동차공학회논문집
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• 제24권2호
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• pp.127-136
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• 2016

The camera based object detection systems should satisfy the recognition performance as well as real-time constraints. Particularly, in safety-critical systems such as Autonomous Emergency Braking (AEB), the real-time constraints significantly affects the system performance. Recently, multi-core processors and system-on-chip technologies are widely used to accelerate the object detection algorithm by distributing computational loads. However, due to the advanced hardware, the complexity of system architecture is increased even though additional hardwares improve the real-time performance. The increased complexity also cause difficulty in migration of existing algorithms and development of new algorithms. In this paper, to improve real-time performance and design complexity, a task scheduling strategy is proposed for visual object tracking systems. The real-time performance of the vision algorithm is increased by applying pipelining to task scheduling in a multi-core processor. Finally, the proposed task scheduling algorithm is applied to crosswalk detection and tracking system to prove the effectiveness of the proposed strategy.

• 전기학회논문지
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• 제61권10호
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• pp.1502-1507
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• 2012

In order to overcome the hardware complexity and power consumption problems, recently the multi-core architecture has been prevalent. For hardware simplicity, usually RISC processor is adopted as the unit core processor. However, if the performance of unit core processor is enhanced, the overall performance of the multi-core processor architecture can be further increased. In this paper, out-of-order superscalar processor is utilized for the multi-core processor architecture. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the out-of-order superscalar cores between 2 and 16 extensively. As a result, the 16-core out-of-order superscalar processor for the window size of 16 resulted in 17.4 times speed up over the single-core out-of-order superscalar processor, and 50 times speed up over the single core RISC processor. When compared for the same number of cores on the average, the multi-core out-of-order superscalar processor performance achieved 3.2 times speed up over the multi-core RISC processor and 1.6 times speed up over the multi-core in-order superscalar processor.