• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.397-400
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• 2009

This paper describes ASIC design of Multimedia application SoC platform based RISC processor with BTB(Branch Target Buffer). For performance enhancement of platform, we use a simple branch prediction scheme, BTB structure, that stores a target address for branch instruction to remove pipeline harzard. Also, the platform includes a number of peripheral such as VGA controller, AC97 controller, UART controller, SRAM interface and Debug interface. The platform is designed and verified on a Xilinx VERTEX-4 FPGA using a number of test programs for functional tests and timing constraints. Finally, the platform is implemented into a single ASIC chip which can be operated at 100MHz clock frequency using the Chartered 0.18um process. As a result of performance estimation, the proposed platform shows about 5~9% performance improvement in comparison with the previous SoC Platform.

• Journal of Korea Multimedia Society
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• v.3 no.3
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• pp.309-319
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• 2000

The purpose of a parallel scheduling under a multiprocessor environment is to carry out the scheduling with the minimum synchronization overhead, and to perform load balance for a parallel application program. The processors calculate the chunk of iteration and are allocated to carry out the parallel iteration. At this time, it frequently accesses mutually exclusive global memory so that there are a lot of scheduling overhead and bottleneck imposed. And also, when the distribution of the parallel iteration in the allocated chunk to the processor is different, the different execution time of each chunk causes the load imbalance and badly affects the capability of the all scheduling. In the paper. we investigate the problems on the conventional algorithms in order to achieve the minimum scheduling overhead and load balance. we then present a new parallel loop scheduling algorithm, considering the locality of the data and processor affinity.

• KIPS Transactions on Computer and Communication Systems
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• v.2 no.6
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• pp.237-244
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• 2013

We propose Energy-constrained Multiprocessor Real-Time Scheduling algorithms for (m,k)-firm deadline constrained tasks (EMRTS-MK). Rather than simply saving as much energy as possible, we consider energy as hard constraint under which the system remains functional and delivers an acceptable performance at least during the prescribed mission time. We evaluate EMRTS-MKs in several experiments, which quantitatively show that they achieve the scheduling objectives.

• IT SoC Magazine
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• s.6
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• pp.32-36
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• 2005

이번 전시회에서는 특히 핸드폰, PDA등 휴대기기관련 제품이 대세를 이뤄 전시되었으며, IT-SoC협회도 국내 10개 업체를 이끌고 한국관을 구성하여 참가하였다. 삼성전자는 200만 및 130만 화소 CMOS이미지센서, 휴대폰용QVGA급 TFT LCD드라이버 IC 선보였으며, 인텔은 PDA, PMP 등에 사용할 수 있는 프로세서를, TI와 르네사스는 각각 모바일 멀티미디어 프로세서인 오랩, SH모바일 등으로 관심을 끌었다. 이외에도 시그마텔 등 중소 반도체 업체들 대부분도 MP3P 등 휴대용 애플리케이션 반도체로 제조업체의 이목을 집중시켰다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1995.06a
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• pp.149-153
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• 1995

본 논문에서는 TI(Texas Instrument)사의 범용 디지탈 프로세서인 TMS320C30을 이용하여 MPEG-2 계층2(Layer II) 오디오 부호화 알고리듬의 실시간 처리가 가능한 시스템을 구현하였다. 구현한 시스템은 1 채널의 오디오 신호를 처리하기 위한 Slave 보드 5개와 채널 멀티플렉싱과 부가 처리를 위한 Master 보드 1개로 이루어져 있다. MPEG-2 알고리듬의 각 단계별 소요시간을 계산한 후, 이를 바탕으로 각 프로세서에 할당하는 작업량을 조정하여 실시간 처리에 적합한 시스템을 구현하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.6-8
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• 1998

프로세서와 네트워크의 성능이 향상됨에 따라 이들을 이용한 많은 멀티미디어 응용물들이 개발되었다. 특히 인터넷의 발전은 이러한 멀티미디어 응용물들로 하여금 여러 곳에 분산되어 있는 데이터들을 쉽게 이용할 수 있도록 하였다. 멀티미디어 응용물들이 요구하는 데이터는 그 크기가 크고, 실시간 전송을 요구한다는 특성을 가진다. 따라서 이러한 데이터를 제공하는 서버는 여러 데이터를 다수의 사용자에게 일정한 전송률로 제공할 수 있어야 한다. 본 논문에서는 디스크 배열을 이용하는 주문형 비디오 서버에 있어서 디스크 탐색 시간으로 낭비되는 디스크 대역폭을 최소화하는 논리적 디스크 분할 기법과 이에 적합한 비디오 파일 배치 기업을 제시한다. 추가적으로 얻어진 디스크 대역폭들은 보다 많은 사용자 요구들을 처리하기 위해 사용되거나 비동기적인 사용자 요구들을 처리하는데 이용될 수 있는데, 이를 스트림 지원에 이용할 경우, 평균 3~11%정도의 스트림수 증가가 있음을 모의 실험을 통해 확인하였다.

• Journal of Korea Multimedia Society
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• v.9 no.8
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• pp.963-970
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• 2006

In this paper, we proposed a motion picture processor for using low-cost color super twisted nematic liquid crystal display(CSTN-LCD). The proposed processor apply a new driving scheme using SFP(Subgroup Frame Pattern), so we extends gray scale and eliminates flicker phenomenon. In addition, we apply the BFI (Black Field Insertion) to the design compensated for response time of a LC (Liquid Crystal). We use an edge enhancement and interpolation method to improve image quality of motion picture. The hardware architecture of proposed processor has been implemented and verified on a prototype FPGA board. The proposed method can be used in the display devices such as PDA(Personal Digital Assistants), mobile phone, and PMP(Portable Multimedia Player).

• Proceedings of the Korea Information Processing Society Conference
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• 2010.04a
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• pp.86-88
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• 2010

MPSoC 는 저렴한 하드웨어 비용으로 신속하게 데이터를 처리할 수 있어 고성능 멀티미디어 프로그램, 이동통신기기, 텔레매틱스, 모바일 엔터테인먼트 기기에 맞는 솔루션을 제공하고 있다. 본 논문은 이러한 MPSoC 연구의 일환으로 ADChips 의 EISC 프로세서와 Zaram 의 DSP 를 이용하여 개발된 Polaris-1 보드에서 EEMBC 벤치마크 프로그램을 EISC 프로세서인 Empress 에서 동작할 수 있도록 하는 구현에 대한 연구를 소개한다. 본 논문에서 제시한 하나의 프로세서에 작업을 할당하는 방법을 확장함으로써, MPSoC 의 멀티코어를 사용하기 위한 프로그램을 개발 할 수 있을 것이다. 또한, 앞으로 지속적으로 연구될 Polaris-1 보드의 연구기반을 마련하였다고 볼 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.04a
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• pp.11-13
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• 2011

최근 스마트 폰, 타블렛 PC 등 고성능 모바일 기기에 대한 시장수요가 증가함에 따라 임베디드 프로세서에 대한 성능 최적화가 활발히 이루어지고 있다. 고성능 멀티미디어 시스템을 대상으로 설계된 Empress 프로세서는 다수의 기능 유닛을 포함하고 있어 명령어 스케줄링을 통해 성능 향상을 기대할 수 있으나 기존의 컴파일러는 이를 지원하지 않고 있다. 본 연구에서는 GNU C 컴파일러를 이용하여 Empress 프로세서를 위한 DFA 기반의 명령어 스케줄링 최적화를 구현하였다. 그 결과 EEMBC 벤치마크를 이용한 성능 분석에서 실행시간 기준 평균 8%의 향상이 있음을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.12
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• pp.44-55
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• 2001

MAC(Multiply and ACcumulate) is the core operation of multimedia data processing. Because MAC units implemented on traditional DSP units or embedded processors have latency of three cycles and cannot operate on multiple data simultaneously, then, performances are seriously limited. Many high end general purpose microprocessors have SIMD MAC unit as a functional unit. But these high end MAC units must support pipeline structure for various operation modes and high clock frequency, which makes control logic complex and increases chip area. In this paper, a 64bit SIMD MAC unit for embedded processors is designed. It is implemented to have a latency of one clock cycle to remove pipeline control logics and a minimal area overhead for SIMD support is added to existing Booth multipliers.