• Title/Summary/Keyword: 마스터데이터

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PLM과 ERP 통합

  • Park, Jeong-Hyeon
    • CDE review
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    • v.13 no.1
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    • pp.14-19
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    • 2007
  • PLM과 ERP의 정보 및 프로세스 통합은 개개의 기여도 함보다는 훨씬 큰 종합적인 이익을 가져오기 위하여 조직 전반에 걸쳐서 사용자들의 생산성을 제고한다. 그러나 이러한 이익을 얻기 위하여 정보는 조직을 통하여 자유로운 흐름이 있어야 한다. 이러한 통합의 범위를 결정하는 것은 복잡한 작업이 될 수 있다. 반드시 고려되어야 할 인자로는 다음과 같다. - 데이터 및 포로세스 소유권 - 정보의 마스터 출처 정의 - 필요한 통합 수준 - 제품 설계 및 생산의 두 영역에 걸쳐있는 프로세스를 어떻게 관리할 것인가? - 공통된 용어를 사용 각 회사에서 PLM과 ERP를 통합하는 최상의 방법을 결정할 때, 필요로 하는 것에 우선권을 두어야 한다. 즉, 희망하는 것 보다는 비즈니스상 요구되는 사항에 대한 것이다. 개발, 초기적용, 진행중인 유지보수를 포함하여 소유총비용(total cost of ownership)을 계산한다. PLM-ERP 통합은 데이터 통합 그 이상의 작업임을 명심하여야 한다. 이익을 최대화하기 위하여 제품과 관련된 정보, 프로세스. 조직 및 구성원의 광범위한 범위를 포함하여야 한다. 기업의 진취적인 노력에도 불구하구, 경영진의 지원은 성공에 결정적이다. 고심하고 있는 경영진이나 문제들을 인정하고 있는 사람들은 제품개발 프로세스 내에서 PLM과 ERP 통합의 필요성, 솔루션 및 이익에 대하여 필요한 교육을 제공받는 것을 필요로 하고 있다. 더욱이 그들은 성공을 보장하는 통합, 지침제공, 후원 및 자원의 사전 행동하는 지지자가 되기를 희망한다.

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An FPGA Implementation of Lightweight Block Cipher CLEFIA-128/192/256 (경량 블록 암호 CLEFIA-128/192/256의 FPGA 구현)

  • Bae, Gi-Chur;Shin, Kyung-Wook
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2015.10a
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    • pp.409-411
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    • 2015
  • 본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

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Performance of Uncompressed Audio Distribution System over Ethernet with a L1/L2 Hybrid Switching Scheme (L1/L2 혼합형 중계 방법을 적용한 이더넷 기반 비압축 오디오 분배 시스템의 성능 분석)

  • Nam, Wie-Jung;Yoon, Chong-Ho;Park, Pu-Sik;Jo, Nam-Hong
    • Journal of the Institute of Electronics Engineers of Korea TC
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    • v.46 no.12
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    • pp.108-116
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    • 2009
  • In this paper, we propose a Ethernet based audio distribution system with a new L1/L2 hybrid switching scheme, and evaluate its performance. The proposed scheme not only offers guaranteed low latency and jitter characteristics that are essentially required for the distribution of high-quality uncompressed audio traffic, and but also provide an efficient transmission of data traffic on the Ethernet environment. The audio distribution system with a proposed scheme consists of a master node and a number of relay nodes, and all nodes are mutually connected as a daisy-chain topology through up and downlinks. The master node generates an audio frame for each cycle of 125us, and the audio frame has 24 time slotted audio channels for carrying stereo 24 channels of 16-bit PCM sampled audio. On receiving the audio frame from its upstream node via the downlink, each intermediate node inserts its audio traffic to the reserved time slot for itself, then relays again to next node through its physical layer(L1) transmission - repeating. After reaching the end node, the audio frame is loopbacked through the uplink. On repeating through the uplink, each node makes a copy of audio slot that node has to receive, then play the audio. When the audio transmission is completed, each node works as a normal L2 switch, thus data frames are switched during the remaining period. For supporting this L1/L2 hybrid switching capability, we insert a glue logic for parsing and multiplexing audio and data frames at MII(Media Independent Interlace) between the physical and data link layers. The proposed scheme can provide a good delay performance and transmission efficiency than legacy Ethernet based audio distribution systems. For verifying the feasibility of the proposed L1/L2 hybrid switching scheme, we use OMNeT++ as a simulation tool with various parameters. From the simulation results, one can find that the proposed scheme can provides outstanding characteristics in terms of both jitter characteristic for audio traffic and transmission efficiency of data traffics.

Design and Implementation of Fieldbus Data Link Layer Protocol for Intelligent Sensor (지능형 센서용 필드버스 데이터링크계층 프로토콜 설계 및 구현)

  • Kim, Yu-Chul;Hong, Seung-Ho
    • Proceedings of the KIEE Conference
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    • 1999.07b
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    • pp.945-947
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    • 1999
  • 첨단의 자동화 시스템을 구축하기 위해서는 각 필드기기에서 생산되는 정보들을 적절한 형태로 가공하여 적시에 필요한 공정으로 제공하여 줄 수 있는 지능형 센서 및 필드기기의 도입이 필요하다. 이러한 필드기기들이 유기적으로 정보를 교환하고 공유하기 위해서는 통신망 시스템을 구축할 필요가 있다. 필드버스는 자동화 및 분산 제어 시스템의 컴퓨터 통신망 계층구조에서 최하위 계층 기기들 간에 실시간 통신을 제공하는 산업용 통신망이다. 본 연구에서는 통신용 프로세서인 Mc68360을 기반으로 하여 필드버스의 일종인 Profibus의 물리계층과 데이터링크계층 프로토콜을 구현하였다. 물리계층은 프로세서의 UART 통신 기능과 RS-485칩을 사용하여 구현하고, 데이터링크계층 프로토콜은 프레임 분석과 송수신, 에러처리, 흐름제어, 매체접속권한 관리 등의 기능을 소프트웨어로 구현하였다. 또한 지능형 센서 본래의 목적중의 하나인 원격관리 기능을 위하여 각 필드기기의 노드 주소, 타이머 값 등의 통신 파라미터를 원격 마스터에서 설정할 수 있도록 관리계층의 기능을 추가하였다. 본 연구에서는 각각 하나의 노드기능을 담당하는 여러 개의 보드들로 구성된 testbed를 구축하고, 다양한 통신환경에서 초기화, 정상, 비정상 상태 등의 동작을 실험하였으며, 이를 통하여 지능형 센서용 필드버스의 데이터링크계층 프로토콜이 정상적으로 동작됨을 확인하였다.

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The design of communication protocol for controlling efficiently modular medical instruments (모듈화된 의료장비들의 효율적 제어를 위한 통신 프로토콜 설계)

  • 신창민;김영길
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2000.10a
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    • pp.284-287
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    • 2000
  • Recently, developing medical devices have a tendency becoming the module for satisfying user's mutual complex needs. Because the most effective method for the observation of patients condition a diagnosis and a treatment is collecting data from various devices and controling operation following it. Module tendency is more popular due to manage easily totally many individual systems. This study implemented communication protocol to control by one control system connecting modular medical devices. Implemented system consist of one master module controlling all module and managing communication and many Slave modules. Communication between each modules introduced SPI(Serial Peripheral Interface) among many synchronous serial communication methods for the exact transmission and receipt of data. All communication executes by packet format. This can detect error. And, this protocol introduced PNP(Plug And Play) function that auto-detect connecting or removing module during running. This protocol exactly transmitted and received in faster speed more than 1Mbps. And in practical application to the ventilator this confirmed to give and take real-time data. And various functions by th central control system is implemented in this protocol.

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Meta Data Model based on C-A-V Structure for Context Information in Ubiquitous Environment (유비쿼터스 환경에서 컨텍스트 정보를 위한 C-A-V구조 기반의 메타 데이터 모델)

  • Choi, Ok-Joo;Yoon, Yong-Ik
    • The KIPS Transactions:PartD
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    • v.15D no.1
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    • pp.41-46
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    • 2008
  • In ubiquitous computer environment, by improving the computer's access to context information for dynamic service adaptation, we can increase richness of communication in human computer interaction and make it possible to produce more useful computational services. We need new data structure in order to flexible apply dynamic information to current context information repository and enhance the communication ability between human and computer. In this paper, we proposed to C-A-V (Category-Attribute-Value) context metadata structure required to support dynamic service adaptation for increasing communication ability in user-centric environments. We also classify the context metadata, as well as define its relationship with other context information on the basis of the application services, changes in the external environments.

Development of G-code generating software for 3D printer in Hadoop (Hadoop에서 3D 프린팅용 G-code 생성 소프트웨어 개발)

  • Lee, Kyuyoung;Nam, Kiwon;Kim, Gunyoung;Kim, Sungsuk;Yang, Sun-Ok
    • Proceedings of the Korea Information Processing Society Conference
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    • 2017.04a
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    • pp.78-80
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    • 2017
  • 3D 프린터를 이용하여 출력을 하기 위해서는 3D 모델 데이터를 G-code로 변환하는 과정을 수행해야 한다. 일반적으로 3D 모델은 STL 파일 형식으로 저장되는데, 이 파일은 대개 삼각형 형식인 페이셋들의 좌표 데이터를 포함하고 있다. 만약 3D 모델의 크기가 커지거나 정밀도가 높아진다면, 페이셋의 수가 매우 많아지게 되고, 결과적으로 3D 모델에서 G-code로 변환하는 시간이 길어지게 된다. 본 논문에서는 널리 활용되고 있는 Hadoop에서 변환 소프트웨어를 개발하고자 하였다. Hadoop은 마스터 노드와 여러 데이터 노드들이 Map-Reduce 방식으로 작업을 수행한다. 이러한 노드들은 하둡 파일시스템(HDFS)을 공유할 수 있어 작업을 효율적으로 수행할 수 있다. 이에 본 논문에서는 이 시스템의 기능을 활용하여 기존에 개발된 분산 알고리즘을 변형한 후 이를 구현하고자 한다.

A MAC System Design for High-speed UWB SoC (고속 UWB SoC의 MAC 시스템 설계)

  • Kim, Do-Hoon;Wee, Jeong-Wook;Lee, Chung-Yong
    • Journal of the Institute of Electronics Engineers of Korea TC
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    • v.48 no.4
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    • pp.1-5
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    • 2011
  • We present the implementation of MAC system for MBOA UWB SoC. The implemented MBOA MAC algorithm is not master control mechanism, but distributed network mechanism. Therefore, mesh network can be easily constructed because MAC consists of distributed network and administrates network. The ARM926EJ with cache is adopted for high performnace and AMBA bus is applied for system design and reuse. In addition, the system operating clock management algorithm is implemented for low power consumption. The dedicated DMA for MAC is designed between the system memory buffer and MAC hardware, and the dedicated DMA for USB 2.0 is also implemented between system memory buffer and host for high data transaction.

Design & Implementation of an Item Ontology for maintaining the accuracy of data managed by ERP system (ERP 시스템의 데이터 정확성 유지를 위한 물품 온톨로지의 설계 및 구현)

  • Chung Hyun-Sook
    • Journal of Korea Society of Industrial Information Systems
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    • v.10 no.1
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    • pp.38-48
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    • 2005
  • ERP system is a fundamental system that is commonly adopted by most companies that intend to take part in e-business. However, few companies are running ERP systems successfully because of inaccuracy in data managed by ERP system. In this paper, we propose a model and the building process of item ontology which organize concepts describing all items managed by enterprises. In addition, we design and implement a system to create and manage item ontologies. We interface our system with a commercial ERP system, then install and run these systems on a manufacturing company. Our item ontologies and management system might help enterprises when they try to take part in e-business.

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Circuit Design for Digital Random Bit Synchronization (디지틀 랜덤 비트 동기 회로 설계)

  • 오현서;박상영;백창현;이홍섭
    • The Journal of Korean Institute of Communications and Information Sciences
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    • v.19 no.5
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    • pp.787-795
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    • 1994
  • In this paper, we have proposed a bit synchronization algorithm which extracts the synchronized clock for random NRZ signal and designed a circuit followed by its performance analysis. The synchronization circuit consists of the Data Transition Detector and Mod 64 Counter, Phase Comparison and Controller, 64 Divider. The data input rate and master clock rate are 16 Kbps and 4.096MHz, respectively. The phase is compensated by 1/64 of the data signal period for every data bit. Through a series of experiments, the maximum immunity of phase jiter for input signal and the deviation of the recovered clock are measured 23.8% and 1.6%, respectively. The fully digital synchronization circuit is simple to implement into signal IC chip and also effective for the low speed digital mobile communications.

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