• 한국전자파학회:학술대회논문집
• /
• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
• /
• pp.191-196
• /
• 2005

A low-cost, high-performance 40 Gb/s clock recovery module using a phase-locked loop(PLL) for a 40 Gb/s optical receiver has been designed and implemented. It consists of a clock recovery circuit, a RF mixer and frequency discriminator for phase/frequency detection, a DR-VCO, a phase shifter, and a hold circuit. The recovered 40 GHz clock is synchronized with a stable 10 GHz DR-VCO. The clock stability and jitter characteristics of the implemented PLL-based clock recovery module has shown to significantly improve the performance of the conventional open-loop type clock recovery module with DR filter. The measured peak-to-peak RMS jitter is about 230 fs. When input signal is dropped, the 40 GHz clock is generated continuously by hold circuit. The implemented clock recovery module can be used as a low-cost and high-performance receiver module for 40 Gb/s commercial optical network.

• 대한전자공학회논문지SD
• /
• 제42권11호
• /
• pp.23-32
• /
• 2005

회로도면 자동생성 분야는 지난 수십 년간 HDL기반 설계과정에서 사용되어 왔다. 그러나 회로 도면은 더욱 복잡해져서 레지스터 및 시스템 레벨에서 자동 생성된 회로도면을 보고 신호의 흐름을 파악하기 어렵다. 이와 같이 복잡해진 회로도면의 가독성을 향상시키기 위해 본 논문에서는 4가지 기법, 즉 i ) 심볼이나 터미널들과 같이 반복되는 회로 패턴을 벡터 형태로 치환, ii) 피드백 루프 절단 알고리즘 개선, iii) 번들 네트 생성시 발생하는 다단 연결을 간결 화할 수 있는 압축 탭, iv) 연결도에 따라 블록열을 구분하고 정렬하는 알고리즘을 제안한다. 제안된 회로도면 생성 기법의 효용성을 확인하기 위해 도면 자동생성 프로그램을 개발하고, 계층적으로 설계된 미디어 프로세서의 다양한 모듈의 도면을 생성시켰다. 실험한 결과 도면 면적을 비롯하여 배선 수, 길이 등을 $90\%$까지 감소시키고 가독성을 높이는 효과를 보였으며 블록의 분산 및 빈 공간 발생을 억제하는 효과를 보였다.

• 정보처리학회논문지C
• /
• 제17C권2호
• /
• pp.145-152
• /
• 2010

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.

• 한국정보통신학회논문지
• /
• 제4권1호
• /
• pp.219-226
• /
• 2000

본 논문에서는 WLL 광대역 코드분할 다원 접속(Wideband CDMA) 시스템 기지국용 If(Intermediate Frequency) 송수신기의 설계 및 구현에 대하여 고찰하였다. 제작된 IF 송수신기는 송신단, 수신단, 국부발진기로 구성되었다. 처리되는 신호의 대역폭을 10MHz로 고려하여 IF 반송파는 40MHz로 설계하였으며, 측정 결과 IF 송신단의 출력 전력은 기저 대역 입력이 -10dBm $\pm3dB$ 일 때 40MHz에서 -5dBm $\pm3dB$, 수신단의 출력 전력은 IF 대역 입력이 -5dBm $\pm3dB$ 일 때 기저대역에서 -10dBm $\pm3dB$의 특성을 얻었다. 또한, 자동이득 조절 루프는 -7dBm에서 +2dBm까지의 9dB 입력 범위에서 동작하여 약 2dBm의 일정한 레벨을 출력시켰고, 1MHz부터 5MHz까지의 신호를 스윕시켜 IF시스템 내에서의 위상 변화를 관찰한 결과 위상 왜곡이 매우 적어 데이터 통신시스템에 적용이 가능함을 보였다.

• 한국정보통신학회논문지
• /
• 제19권1호
• /
• pp.178-184
• /
• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 대한전자공학회논문지SD
• /
• 제48권3호
• /
• pp.34-41
• /
• 2011

본 논문은 넓은 튜닝 범위와 정밀한 해상도 성능을 가지는 능동 인덕터를 이용한 디지털 제어 발진기에 대한 논문이다. 디지털 제어 발진기의 주파수를 조정하기 위해 능동 인덕터의 트랜스컨덕턴스를 디지털적으로 조정하는 구조를 제안하였으며, 디지털 제어 발진기의 이득 또한 디지털적으로 조정하여 이득 변화를 상쇄하도록 하였다. 또한, 넓은 튜닝 영역과 정밀한 해상도를 구현하기 위해 자동 3 단계 주파수 및 이득 튜닝 루프를 제안하였다. 디지털 제어 발진기의 총 주파수 튜닝 영역은 2.1 GHz ~ 3.5 GHz로 1.4 GHz의 영역으로 이는 2.4 GHz의 중간 주파수에 대하여 58 %에 해당한다. 유효 주파수 해상도는 시그마 델타 모듈레이터를 사용하여 0.14 kHz/LSB를 구현하였다. 제안하는 디지털 제어 발진기는 0.13 ${\mu}m$ CMOS 공정으로 설계 되었다. 전체전력 소모는 1.2 V 공급전압에서 6.6 mW이며 위상 잡음 성능은 2.4 GHz 중간 주파수의 경우, 1 MHz 오프셋에서 -120.67dBc/Hz 성능을 보이고 있다.

• 마이크로전자및패키징학회지
• /
• 제24권4호
• /
• pp.23-29
• /
• 2017

본 연구에서는 선박이송용 트레슬의 표면에 부착할 수 있는 광섬유센서 패키지를 설계하고 파장다중분할방식에 기초한 센서 네트워크를 설계한 후, 모의 트레슬 유닛을 이용한 실험을 통하여 트레슬의 구조적 건전 모니터링을 위한 스마트 트레슬의 가능성을 확인하였다. 광섬유 브래그 격자 센서는 알루미늄 관으로 만들어진 원통형으로 패키징 되었다. 또한, 패키징 된 광섬유 센서를 폴리머 튜브에 삽입 한 후, 튜브 내부에 에폭시를 충전하여 센서가 해수에 대한 부식저항과 내구성을 갖도록 하였다. 패키지 된 광섬유 센서는 0.2 MPa 하의 수압테스트를 통하여 해수에서의 사용에 대한 신뢰성도 검증되었다. 트레슬의 변형에 관한 유한 요소 해석에 의해 얻어진 트레슬 부재의 변위가 큰 곳을 중심으로 트레슬에 부착할 브래그 격자의 수와 위치를 결정하였다. 최대 하중이 가해지는 트레슬 부재의 변형은 ${\sim}1000{\mu}{\varepsilon}$의 변형율로 분석되었으며, 그 때 트레슬에 걸리는 최대 하중으로 인한 센서의 브래그 파장 변화는 ~1,200 pm으로 계산되었다. 유한 요소 해석에서 얻은 결과에 따라 센서의 브래그 파장 간격을 3~5 nm로 결정하여 트레슬에 하중이 가해 졌을 때 센서 사이의 브래그 격자 파장값이 겹치지 않도록 설계하였다. 5개의 광섬유센서 패키지로 구성된 센서 모듈 5개를 연결하면 브래그 격자 센서 50개가 네트워크 될 수 있으므로, 브래그 격자 파장 검출기의 광원 중심 파장이 1550 nm에서 150 nm 광학 창 내에서 모두 검출될 수 있도록 하였다. 모의 트레슬 유닛에 부착 된 5개의 광섬유 센서 패키지의 브래그 파장 이동은 광섬유 루프미러를 사용하는 브래그 격자 파장검출기에 의해 잘 검출되었으며, 그 때 검출된 브래그 격자 센서의 값은 최대 변형률이 약 $235.650{\mu}{\varepsilon}$로 측정되었다. 센서 패키징과 네트워킹의 모델링 결과는 실험 결과와 서로 잘 일치하였다.