• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.1
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• pp.36-44
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• 2003

This paper proposes a Viterbi decoding scheme without trace-back operations to reduce the amount of memory storing the survivor path information, and to increase the decoding speed. The proposed decoding scheme is a modified register exchange scheme, and is verified by a simulation to give the same results as those of the conventional decoders. It is compared with the conventional decoding schemes such as the trace-back and the register exchange scheme. The memory size of the proposed scheme is reduced to 1/(5 x constraint length) of that of the register exchange scheme, and the throughput is doubled compared with that of the trace-back scheme. A decoder with a code rate of 2/3, a constraint length, K＝3 and a trace-back depth of 15 is designed using VHDL and implemented in an FPGA. It is also shown that the modified register exchange scheme can be applied to a block decoding scheme.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2005.11a
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• pp.347-352
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• 2005

유비쿼터스라는 새로움 페러다임의 도래로 인해 많은 IT산업이 이를 중심으로 많은 발전을 하고 있다. 이러한 유비쿼터스 관련 산업에 있어서 상당 부분 무선 통신기술인 RF를 기반으로 하고 있으며, 이를 활용하여 RFID 시스템 및 센서 네트워크 등이 발전하고 있는 추세이다. 본 논문에서 이러한 무선 통신기술에 적합한 저전력 저전압 Wireless UHF 트렌시버인 CC1020 칩을 이용하여 무선통신시스템을 구현하였다. 이 시스템을 제어하기 위해 MCU와의 Interface를 구성하고 CC1020 칩의 레지스터를 설정하기 위해 4선의 직렬 구성 인터페이스로 모토로라사에서 개발된 근거리용 고속 직렬 동기식 통신규격인 SPI 방식을 이용하였다. 따라서 레지스터 종류 및 설정순서와 타이밍에 대한 내용과 MCU와의 인터페이스 중심으로 설명하였으며, 시스템을 구현하고 실험을 통해 신호의 파형과 데이터 송수신을 확인하였다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1705_1706
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• 2009

기존 레지스터컨트롤러는 스케닝 헤드를 이용하여 인쇄를 하였으나 기존 인쇄방법은 펄스의 시간과 시간차를 이용하여 인쇄물의 에러의 차이를 보여줬다. 기존의 스케닝 헤드식 레지스터컨트롤러는 오차가 100[um]인 반면에 영상처리를 이용함으로인해 오차의 범위를 10[um]로 보다 정밀하게 인쇄를 할 수 있으며 이는 전자인쇄 오차 범위안에 들어간다. 그리하여 본 논문에서는 영상처리를 이용하여 오차의 범위를 10[um] 이내로 들어오게 하는 위치제어알고리즘에 대하여 연구하려 한다.

• Journal of Advanced Navigation Technology
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• v.15 no.2
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• pp.227-233
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• 2011

This paper presents a small-area ISDB-T time deinterleaver structure. ISDB-T is an mobile TV standard that is widely used in Japan and many South American countries. One of the strong points of the standard is the long interleaving depth, which enhance the communication performance. However, long interleaving requires many delay buffers, in other words many pointer registers. This paper reduces the number of pointer registers with the deinterleaver equivalent transformation. The experimental results show that the area is reduced with the proposed structure.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.130-132
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• 2003

계산 과학을 사용하는 응용 분야는 공학, 물리, 화학, 생명 과학에서 경제학까지 다양하다. 계산 과학에 사용되는 많은 알고리즘들은 행렬 연산을 포함하고 있으며 이 행렬은 크기가 크고 대부분의 원소가 0값을 갖는 희소 행렬일 경우가 많다. 본 논문에서는 희소 행렬의 연산 중, 희소 행렬 A와 밀집 벡터 x, y에 대하여 ylongleftarrowy＋Ax와 ylongleftarrowy＋$A^{T}$ Ax 의 두 가지 연산에 대한 계산 속도 개선 방법으로서 레지스터 재사용을 높이는 레지스터 블록화와 캐쉬 미스를 줄이기 위한 캐쉬 최적화 방법을 제안하며 또한 희소 행렬의 특성과 target 컴퓨터의 구조에 따라 정해지는 레지스터 블록 크기를 결정하는 방법을 설명한다. Preliminary결과로 이 방법을 Pentium III system상에서 실험한 결과를 보이는데 ylongleftarrowy＋Ax 의 연산에 대하여는 2.5 배, ylongleftarrowy＋$A^{T}$ Ax 의 연산에 대하여는 3.5 배까지의 성능 개선을 이룰 수 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.05a
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• pp.156-157
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• 2014

본 논문에서는 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안하는 회로는 1.8V의 공급 전압에서 동작하며, Magnachip/SK Hynix $0.18{\mu}m$ CMOS 1Poly-6Metal 공정을 이용하여 설계하였다. 입력신호의 주파수가 100kHz일 때, 설계된 회로는 3.24mW의 낮은 소비전력 특성, $0.56mm^2$의 작은 칩 면적 특성, 70.03dB의 SNDR(Signal-to-Noise Distortion Ratio) 및 11.34비트의 ENOB(Effective Number of Bits) 특성을 보였다.

• Journal of KIISE:Computer Systems and Theory
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• v.30 no.9
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• pp.512-522
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• 2003

For a time-multiplexed FPGA, a circuit is partitioned into several subcircuits, so that they temporally share the same physical FPGA device by hardware reconfiguration. In these architectures, all the hardware reconfiguration information called contexts are generated and downloaded into the chip, and then the pre-scheduled context switches occur properly and timely. Typically, the size of the chip required to implement the circuit depends on both the maximum number of the LUT blocks required to implement the function of each subcircuit and the maximum number of micro-registers to store results over context switches in the same time. Therefore, many partitioning or synthesis methods try to minimize these two factors. In this paper, we present a new estimation technique to find the lower bound on the number of micro-registers which can be obtained by any synthesis methods, respectively, without performing any actual synthesis and/or design space exploration. The lower bound estimation is very important in sense that it greatly helps to evaluate the results of the previous work and even the future work. If the estimated lower bound exactly matches the actual number in the actual design result, we can say that the result is guaranteed to be optimal. In contrast, if they do not match, the following two cases are expected: we might estimate a better (more exact) lower bound or we find a new synthesis result better than those of the previous work. Our experimental results show that there are some differences between the numbers of micro-registers and our estimated lower bounds. One reason for these differences seems that our estimation tries to estimate the result with the minimum micro-registers among all the possible candidates, regardless of usage of other resources such as LUTs, while the previous work takes into account both LUTs and micro-registers. In addition, it implies that our method may have some limitation on exact estimation due to the complexity of the problem itself in sense that it is much more complicated than LUT estimation and thus needs more improvement, and/or there may exist some other synthesis results better than those of the previous work.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.7B
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• pp.996-1005
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• 2001

본 논문에서는 ASIC 벤더의 셀 라이브러리와 MUX-based FPGA에 있는 고정된 입력을 갖는 연결구조의 수를 최소화하는 하드웨어 할당 알고리듬을 제안한다. 제안된 할당 알고리듬은 연산자간을 연결하는 신호선이 반복적으로 이용되어 연결 신호선 수가 최소가 될 수 있도록 연산자를 할당한다. 연결 구조를 고려한 이분할 그래프에 가중치를 설정하고 변수와 레지스터간의 최대 가중치 매칭을 구함으로써 레지스터 할당을 수행한다. 또한 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 벤치마크 실험을 통하여 제안된 알고리즘의 효용성을 보인다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1759_1760
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• 2009

본 논문에서는 롤투롤 인쇄에서 보편적으로 많이 사용하는 그라비아 방식의 인쇄에 영상처리를 이용하여 해상도가 높고, 속도가 빠른 전자에 인용될 수 있는 마크를 개발하려 한다. 인쇄의 품질은 영상처리용 레지스터 마크 간의 오차에 의해 결정되므로 영상처리용 레지스터 마크의 형상이 중요 하게 된다. 본 논문에서는 다양한 인쇄 조건하에서도 구분점을 명확히 인식할 수 있는 형태를 찾는 방법으로 마크 형상을 연구하여 적합한 형상을 찾아내었다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1727-1728
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• 2008

기존 고속 인쇄기의 인쇄 속도인 250[mpm]의 두 배 속도인 500[mpm]의 고속 인쇄에서도 사용할 수 있는 고성능 레지스터 컨트롤러를 개발함에 있어 LabVIEW라는 GUI기반의 언어 사용하여 개발 시간을 상당히 단축시켰으며, 실제 인쇄와 유사한 시뮬레이션을 통해 기존 컨트롤러의 성능과 비교하고자 한다.