• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.496-497
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• 2014

본 논문은 Cascaded H-bridge 멀티레벨 인버터의 출력 전압 레벨 수의 증가를 위한 모델과 스위칭 기법을 제안한다. 제안하는 모델은 기존의 Cascaded H-bridge 멀티레벨 인버터 구조에서 각 H-bridge 모듈의 출력단에 변압기를 연결하고, 변압기 2차측을 직렬로 연결한 모델이다. 이 구조에서 다수의 변압기의 턴비는 동일하고, 1개의 변압기 턴비만이 다른 턴비를 갖게된다. 따라서 1개의 변압기 턴비를 조절하여 출력전압의 전압 레벨수를 증가시킬 수 있다. 스위칭 방법은 기존에 멀티레벨 인버터에서 주로 사용되는 Level-shifted PWM 방식을 이용하여 간단하게 구현할 수 있다. 제안하는 모델의 검증을 위하여 시뮬레이션을 수행하여 제안하는 모델의 타당성을 확인한다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.69-72
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• 2001

본 논문에서는 디지털 통신 시스템의 블라인드 등화에 있어서, 다중레벨 modulus를 기준 신호로 사용하여 등화기의 탭 계수 갱신 식에 사용되는 오차 신호를 형성함으로써 등화기의 블라인드 수렴 특성을 개선한 다중레벨 modulus 알고리즘들의 성능을 분석하였다. 다중경로 채널 하에서 QAM 신호점에 대해 컴퓨터 모의실험을 통하여 단일/다중레벨 modulus 알고리즘(SMMA)과 기존의 modified constant modulus algorithm(MCMA) 및 최근에 제안된 다중레벨 modulus 알고리즘(MMA) 등의 블라인드 수렴 및 정상 상태 성능을 비교하였다.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1236-1237
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• 2011

본 논문에서는 두 대의 5-레벨 인버터를 직렬 결합하여 출력 전압에 25 레벨을 형성할 수 있는 멀티레벨 인버터의 입력전압원으로 사용되는 직렬 결합된 커패시터 전압의 불평형에 따른 출력전압의 THD 변화를 분석한다. 25-레벨 인버터의 구동을 위해 등면적법에 의해 계산된 스위칭 각을 적용하고, 상단, 하단 모듈 입력전압 크기의 1, 5, 10, 15, 20 %의 변동에 대해 시뮬레이션을 수행하고 결과를 분석한다.

• Proceedings of the KIPE Conference
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• 2000.07a
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• pp.321-324
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• 2000

멀티-레벨 인버터 구조는 크게 세 가지가 있다 NPC 구조, 플라잉 커패시터 구조, 그리고 H-bridge 단위 인버터 셀을 종속적으로 연결한 cascaded 구조가 그것이다. 이중에서 cascaded 구조는 지금까지 홀수 레벨만 존재하는 것으로 알려졌다 본 논문에서는 이것을 짝수 레벨로 확장한 새로운 구조를 제안하고 홀수 짝수 레벨 모두에 적용이 가능한 새로온 PWM 기법을 제안하고자 한다. 제안한 기법은 컴퓨터 시뮬레이션 및 실험으로 그타당성을 입증하고자 한다.

• Explosives and Blasting
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• v.21 no.1
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• pp.77-84
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• 2003

발파진동은 보통 지반진동속도로 계측되며, 발파설계나 구조물의 피해 산정에 사용된다 그러나 인체의 반응-이나 가축의 피해 산정 문제에서는 현행 소음진동규제법과 관련하여 인체의 감각적 감응척도에 따른 진동레벨을 주로 사용하므로 변환이 필요하다. 본 연구에서는 디지털 필터에 의한 진동레벨 변환 프로그램을 이용하여 진동의 특성이 따른 진동레벨 변환의 특성을 고찰하고 문제점을 제시하였다.

• Proceedings of the KIPE Conference
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• 2019.11a
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• pp.37-39
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• 2019

본 논문에서는 듀얼 벅 멀티레벨 컨버터의 일반화된 회로구성을 제안한다. 기존의 멀티레벨 컨버터는 스위칭 상태 전환시암(arm)의 단락을 의미하는 슛-스루(shoot-through) 문제가 존재하므로 데드 타임이 필수적으로 요구되지만 제안되는 듀얼 벅 멀티레벨 컨버터에서는 이러한 문제점이 해결된다. 본 논문에서는 시뮬레이션과 실험을 통하여 제안되는 듀얼 벅 멀티레벨 컨버터의 효과와 유효성을 검증한다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.387-388
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• 2017

Cascaded H-bridge 멀리레벨인버터는 출력전압 레벨 수를 증가시켜 고전압 응용이 가능하도록 하는 전력변환장치로 모듈화 특성이 우수하여 그 활용 범위를 넓혀가고 있다. 출력 전압레벨 수를 증가시켜 보다 정현파에 가까운 양질의 출력전압을 생성하기 위해서는 스위칭 소자와 입력 전압원 개수의 증가로 인해 회로구조와 제어방법이 복잡해지는 문제가 발생한다. 하지만 스위칭 여유율(Redundancy)에 따른 대체 스위칭 패턴의 적용으로 전체 시스템의 신뢰성을 개선시킬 수도 있다. 본 논문에서는 고장나무 분석을 통해 Cascaded H-bridge 멀티레벨 인버터의 위험도를 계산하고 스위칭 여유율과의 관련성을 분석하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.97-99
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• 2001

최근 웹 기반 혹은 모바일 기반의 지리정보시스템과, 높은 품질의 공간데이터에 대한 요구가 증대하고 있다. 이를 해결하기 위해서는 레벨별 상세화를 지원하는 데이터가 제공되어야 하며, 이러만 데이터를 효율적으로 처리하는 공간 인덱싱이 필요하다. 그러나, 레벨별 상세화 데이터를 지원하는 공간 인데싱 기법에 대한 기존 연구는 일부 일반화 연산자만을 지원하고 레벨별 데이터간 일관성을 고려하지 않는다는 문제점을 가진다. 본 연구에서는 이러한 문제를 극복하고자 일관성이 보장되는 맵 일반화 연산자를 모두 지원하는 공간 인덱싱 기법을 제안한다. 이를 통해 레벨별 상세화를 지원하는 데이터가 보다 효과적으로 다루어질 수 있다는 의의를 가진다.

• The Transactions of the Korean Institute of Power Electronics
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• v.11 no.3
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• pp.239-246
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• 2006

This paper suggests a new modulation strategy for step pulse type multi-level inverter. The proposed strategy is simple to determine the switching angles without regard to increase of levels. Designed to extract the equivalent RMS value compared to ideal sine wave from inverter, it can be applied effectively to high level step pulse inverter. Also this paper proposed modulation strategy for modified H-bridge 13 level inverter which has different cell source voltages with simulation and experiment. The modulation characteristics from simulation and experiment, agreed very well with tracing sine wave about modified structure of cascaded H-bridge multi-level inverter.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.11_12
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• pp.608-616
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• 2005

A cache architecture is proposed here which evokes prefetch at level 1 cache miss. Existing structures only prefetch at level 2 cache miss. In the proposed cache architecture, level 1 cache miss would select demand fetch block and prefetch block from the level 2 cache and store to level 1 cache and prefetch cache, respectively. According to an experimental analysis using 11 benchmark programs, the hierarchical cache architecture that employs both a level 1 cache prefetcher and a level 2 cache prefetcher obtained a maximum $19\%$ increased performance when compared to the cache architecture that employs only a level 2 cache prefetcher.