• 대한전자공학회논문지SD
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• 제38권8호
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• pp.72-84
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• 2001

마이크로파이프라인 회로의 모든 연산 소자의 타이밍은 아주 중요하다. 스캔 플립플롭을 이용한 경로 지연고장 테스팅에 관한 기존 연구들은 두 개의 테스트 패턴 중 두 번째 패턴의 조절용이도가 높아야 한다는 점을 간과하였다. 본 논문에서는 작은 면적 오버헤드로 마이크로파이프라인 회로의 경로 지연고장을 테스트 할 수 있는 새로운 스캔 래치 및 테스트 방법을 제안하였다. 새로운 스캔 래치를 사용하여 마이크로파이프라인의 경로지연고장을 테스트한 결과에서 기존연구에 비해 높은 경성 경로 지연고장 검출율을 얻었다. 또한 제안된 스캔 래치는 마이크로파이프라인의 고착고장 검출을 위한 BIST로 응용을 확대하기 쉽다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제10권2호
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• pp.125-133
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• 2004

개발 방법론과 도메인의 특성을 반영하여 테스팅 하기 위해서는 프로세스 표준을 테일러링 해야 하며 테일러링 된 프로세스에 따라 테스트를 수행해야 한다. 그러나 상용화된 테스트 도구들은 테일러링 된 프로세스의 일부만을 지원하기 때문에 실제 테스팅 현장에서는 개발 환경에 적합한 테스트 도구를 구입하거나 개발해야 한다. 본 논문에서는 프로덕트 라인 개발 개념을 이용한 테스트 프로세스 수행 도구 개발 방안을 제안하고 이를 ‘테스트 프로세스 수행 도구(Test Process Execution Tool: Test PET)’로 구현한다. 표준에 명시된 테스트 활동의 공통점과 차이점을 추출하여 이를 컴포넌트로 명세 및 구현하고 개발 방법론과 도메인에 맞는 특성을 반영하여 특정 개발 방법론과 도메인에 맞는 테스트 수행 도구를 개발하는 단계를 제안한다. 제안한 방안으로 구현된 Test PET은 개발 방법론과 도메인, 어플리케이션에 맞는 테스트 프로세스를 생성 한 후 생성된 테스트 프로세스에 따라 테스트를 수행할 수 있는 도구이다.

• 한국컴퓨터정보학회지
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• 제8권2호
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• pp.24-32
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• 2001

본 연구에서는 VHDL을 이용하여 16-비트의 파이프라인 SIC를 함수적 레벨에서 기술하여 구현하고. 그 프로세서의 동작을 확인하였다. 구현된 파이프라인 SIC를 시뮬레이션할 때 그 프로세서 내에서 실행되는 테스트 벡터를 기호로 표시된 명령어로 먼저 설정하여 규정하고, 구현된 명령어 세트를 프로그래밍하여 입력하였다. 따라서 본 연구에서 제시된 테스트 벡터를 이용한 시뮬에이션 방법은 프로세서의 동작을 쉽게 확인할 수 있었으며, 정확한 시뮬레이션을 할 수 있었고, VHDL을 이용하므로써 구현시 프로세서의 동작을 문서화하는 것이 간편하였다.

• 한국컴퓨터정보학회논문지
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• 제5권3호
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• pp.16-28
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• 2000

본 연구에서는 HDL을 이용하여 16-비트의 파이프라인 프로세서를 함수적 레벨에서 기술하여 구현하고, 그 프로세서의 동작을 확인하였다. 구현된 파이프라인 프로세서를 시뮬레이션할 때 그 프로세서 내에서 실행되는 테스트 벡터를 기호로 표시된 명령어로 먼저 설정하여 규정하고, 구현된 명령어 세트를 프로그래밍하여 입력하였다. 따라서 본 연구에서 제시된 테스트 벡터를 이용한 시뮬에이션 방법은 프로세서의 동작을 쉽게 확인할 수 있었으며, 정확한 시뮬레이션을 할 수 있었고. HDL을 이용함으로써 구현시 프로세서의 동작을 문서화하는 것이 간편하였다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.97-106
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• 2004

본 논문에서는 내장 코어 기반 SOC의 테스트를 위한 새로운 테스트 전략을 제안한다. SOC 테스트는 전체 테스트 시간을 얼마나 줄일 수 있는가에 따라서 그 성능을 평가할 수 있다. SOC를 구성하는 코어에 대한 테스트 시간은 코어에 구성된 테스트 래퍼 구조에 의해서 결정되며, 테스트 래퍼는 TAM을 사용하기 때문에 결국 TAM에 할당되어 있는 스캔 체인의 길이에 의해서 결정된다. 따라서 SOC 설계 단계에서 테스트를 고려한 설계가 이뤄져야 하며 효율적인 테스트를 위해서는 테스트 전략을 잘 세워야 한다. 기존의 테스트 기법은 모두 SOC 전체 TAM 라인들을 몇 개의 그룹으로 나누고 코어에 할당된 스캔 체인들을 TAM 라인에 적절히 분배해서 코어의 테스트 시간과 SOC 전체의 테스트 시간을 모두 최소화 할 수 있는 구조를 만드는 방법이었다 하지만 이는 NP 문제로 모든 조합에 대한 시도를 통해서 최적의 곁과를 찾는 것이 불가능하다. 본 논문에서는 이 문제에 대한 새로운 방법을 제안하고 그 효율성을 증명한다.

• 만화애니메이션 연구
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• 통권3호
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• pp.302-357
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• 1999

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2014년도 추계학술대회
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• pp.333-335
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• 2014

20년 이상의 에이징 테스트와 브레이킹 테스트를 걸친 모빌리스 부이는 해상에서 저항력이 강한 특수 폴리에틸렌 재질로 제작된다. 국제항로표지협회 (IALA AISM)에서 공식 계류라인 소프트웨어로 선정한 CALMAR를 직접 개발함으로써 기존 강철 부이에 비해 우월한 안전성과 긴 수명, 간단한 유지보수, 현저한 유지비용 감소 등 다양한 장점을 지니고 있다. 전 세계적인 부이 사용의 추세가 변화됨에 따라 국내에도 보다 좋은 해양발전을 위해 플라스틱 부이를 소개한다.

• 정보과학회 논문지
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• 제42권1호
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• pp.76-85
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• 2015

소프트웨어 프로덕트라인 공학은 프로덕트 패밀리를 구성하는 프로덕트들의 공통성과 가변성을 분석하여 이를 바탕으로 프로덕트를 생산하는 방법이다. 소프트웨어 프로덕트라인 공학을 적용함에 있어 올바른 핵심자산을 구축하는 것이 매우 중요하며, 이를 달성하기 위해서는 공통성과 가변성의 명확한 구분, 추적성의 유지, 산출물의 신뢰성 보장 등이 선행되어야 한다. 본 논문에서는 공통성과 가변성의 명확한 구분을 위해 CVL 기반의 소프트웨어 프로덕트라인 개발 및 테스트 프로세스를 제안한다. 본 논문에서 제안하는 방법은 추적성의 유지와 산출물의 신뢰성 보장을 위한 추가적인 절차를 포함함으로써 올바른 핵심자산을 구축하도록 도와준다.

• 한국통신학회논문지
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• 제26권5B호
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2018년도 추계학술대회
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• pp.313-315
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• 2018

S-Mode는 항해에 필요한 정보들을 확인하기 위하여 주요 항해장비의 기능과 화면, 작동법등을 표준화하는 기능이다. 국제해사기구는 S-Mode의 항해장비 적용을 위한 가이드라인 개발을 진행 중에 있다. 본 연구는 S-Mode 적용을 위한 사용자 의견과 선호도를 조사하여 지침 개발에 반영하기 위해 수행되었다. 항해장비 중 ECDIS를 대상으로, 사용자 선호도 조사를 위한 테스트 프로그램을 구성하였다. 웹기반의 테스트 프로그램을 통해 선호도 조사를 실시하였으며, ECDIS 사용자들이 항해당직 수행 시 선호하는 정보의 내용과 화면배치를 확인하였다. 연구의 결과는 S-Mode에 고려할 사용자 요구 사항을 제시함으로써, 실효성 있는 지침 개발에 기여할 수 있을 것이다.