• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.349-351
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• 2003

다양한 무선단말에서는 멀티미디어 서비스를 적용하기 위해서는 데스크탑과 달리 다양한 시스템에 따라서 다양한 컨텐츠에 대한 디코더가 필요하게 된다. 디코더만 보더라도 표준화에 따라 여러 종류에 따라 디코더들이 있고 각 업체따라 독립적인 디코더들이 있다 이런 디코더들을 모두 무선단말을 처리하기 위해선 시스템의 너무 커지게 된다. 특히 표준화에 정의하는 디코더는 여러 가지 기능을 갖추기 때문에, 가 디코더 크기가 커지기 때문에. 시스템 역시 따라서 커지게 된다. 본 논문에선 위에 문제점들을 해결하기 위해 각 컨텐츠에 대해 특성화하여 크기가 작은 디코더를 개발하여 디코더를 컨텐츠와 함께 전송하는 효율적인 시스템을 제안하고자 한다.

• Information and Communications Magazine
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• v.31 no.3
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• pp.32-38
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• 2014

본고에서는 서버 단에서 동작하는 UHD급 코덱 기술에 대한 소개와 병렬 UHD 디코더 개발 현황을 소개한다. 먼저 UHD급 코덱의 국제 표준화 동향을 살펴보고 2013년 4월 표준으로 제정된 8K UHD급 코덱 표준인 HEVC의 핵심 요소 기술에 대하여 기술한다. 마지막으로 고속 UHD 디코더 개발 현황에 대하여 설명한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.7
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• pp.81-88
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• 2004

In this paper, a low power area efficient charge recycling predecoder (AE-CRPD) is proposed. The AE-CRPD is modified from the conventional charge recycling predecoder (CNV-CRPD). The AE-CRPD significantly reduces the area and power of the control circuits for the charge recycling operation. It saves 38% area and 8% power of the 2-to-4 CNV-CRPD. It also utilizes the property of the consecutive address increase in the memory. The AE-CRPDs are used for the frequently transited least significant bits and the conventional predecoders are used for the occasionally transited most significant bits. It saves 23% power of the 12-bit conventional predecoder.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.7
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• pp.44-51
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• 2010

This paper proposes the architecture of high-performance Viterbi decoder circuit. The proposed circuit does not require additional memory to calculate the branch metrics because it uses the characteristics of the branch data. The speed of the Viterbi decoder circuit is increased up to 75% by rearranging the path metric data in SRAM and registers properly for fast add-compare-select operations. We described the proposed Viterbi decoder circuit in Verilog HDL and synthesized the gate-level circuit using 130nm standard cell library. The synthesized circuit consists of 8,858 gates and its maximum operating frequency is 130MHz.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2020.11a
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• pp.15-17
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• 2020

본 논문에서는 Convolutional Neural Network(CNN)를 이용한 위성 영상 변화탐지 알고리즘을 제안한다. 우선 EfficientNet 기반의 대칭 인코더-디코더 구조의 변화탐지 네트워크를 구성한다. 그리고 디코더 단에 ASPP 모듈을 추가하여 넓은 수용영역을 갖는 특징 정보를 통해 변화지도(change map)를 복원한다. 실험 결과를 통해 검출 성능 및 연산 효율성이 기존 기법보다 우수함을 보인다.

• Proceedings of the Korea Information Processing Society Conference
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• 2015.04a
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• pp.934-937
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• 2015

본 논문은 비디오 디코더의 병목현장을 해결하고 대량의 데이터를 처리할 수 있는 다중병렬처리방식의 HEVC CABAC 디코더를 소개한다. CABAC 디코더를 병렬화한 하드웨어 VLSI구조를 설계하여 크기 대비 높은 처리량이 나오는지를 설계 및 분석결과를 통해 연구결과를 도출하는 게 본 논문의 목적이다. CABAC 디코더 내부 module(산술 디코더, 문맥 모델러, 역이진화기) 1개에서 4개까지의 병렬화를 분석한 결과 4개의 병렬화를 했을 때가 크기 대비 처리량이 가장 높다는 것을 알 수 있었다. 또한 내부 module 4개를 병렬화한 CABAC 디코더 4개를 병렬화하여 slice 단위로 나눠진 프레임 1개를 한 번에 처리하는 방식을 채택하였다. 본 논문에서는 각 CABAC 디코더의 내부 module 4개를 병렬화하고, 병렬화한 CABAC 디코더 4개를 다시 병렬화하는 하드웨어 구조를 사용한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2018.11a
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• pp.81-83
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• 2018

Fully Convolutional Network(FCN)은 기존의 방법보다 뛰어난 성능을 보였지만, FCN은 RGB 정보만을 사용하기 때문에 세밀한 예측이 필요한 장면에서는 다소 부족한 성능을 보였다. 이를 해결하기 위해 인코더-디코더 구조를 이용하여 RGB와 깊이의 멀티 모달을 활용하기 위한 FuseNet이 제안되었다. 하지만, FuseNet에서는 RGB와 깊이 브랜치 사이의 융합은 있지만, 인코더와 디코더 사이의 특징 지도를 융합하지 않는다. 본 논문에서는 FCN의 디코더 부분의 업샘플링 과정에서 이전 계층의 결과와 2배 업샘플링한 결과를 융합하는 스킵 레이어를 적용하여 FuseNet의 모달리티를 잘 활용하여 성능을 개선했다. 본 실험에서는 NYUDv2와 SUNRGBD 데이터 셋을 사용했으며, 전체 정확도는 각각 77%, 65%이고, 평균 IoU는 47.4%, 26.9%, 평균 정확도는 67.7%, 41%의 성능을 보였다.

• Annual Conference on Human and Language Technology
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• 2023.10a
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• pp.131-136
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• 2023

본 논문에서는 기존의 요약 태스크에서 주로 사용하는 인코더-디코더 모델과 디코더 기반의 언어 모델의 성능을 비교한다. 요약 태스크를 평가하는 주요한 평가 지표인 ROUGE 점수의 경우, 정답 요약문과 모델이 생성한 요약문 간의 겹치는 단어를 기준으로 평가한다. 따라서, 추상적인 요약문을 생성하는 언어 모델의 경우 인코더-디코더 모델에 비해 낮은 ROUGE 점수가 측정되는 경향이 있다. 또한, 최근 연구에서 정답 요약문 자체의 낮은 품질에 대한 문제가 되었고, 이는 곧 ROUGE 점수로 모델이 생성하는 요약문을 평가하는 것에 대한 신뢰도 저하로 이어진다. 따라서, 본 논문에서는 언어 모델의 요약 성능을 보다 다양한 관점에서 평가하여 언어 모델이 기존의 인코더-디코더 모델보다 좋은 요약문을 생성한다는 것을 보인다.

• The Transactions of the Korea Information Processing Society
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• v.3 no.5
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• pp.1229-1239
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• 1996

The increase of additional information broadcasting of TV demands a graphic overlay processor. This paper is about the design, implementation and testing of a graphic overlay processor called by KBPS decoder ASSP (Applicatio n Specific Standard Product) which is compliance with Korea Broadcast Programming System. KBPS decoder ASSP consists of embedded 8 bit microprocessor Z80, graphic overlay controller, KBPS schedule decoder, memory controller, priority interrupt controller, MIDI controller, infrared raccoon receiver, async scrial communication controller, timer, bus controller, universal parallel input-output port and serial-parallel interface. The 0.8 micron CMOS Sea of Gate is used to implement the ASSP in amount of about 31,500 gates, and it is running at 14.318MHz.

• Proceedings of the KIEE Conference
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• 2003.07d
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• pp.2681-2683
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• 2003

본 논문에서는 HDTV(High Definition TV) 방송수신을 위한 DSP기반의 HD급 비디오/오디오 디코더 시스템을 개발하고 그 성능을 확인하였다. DSP 플랫폼은 TI사의 TMS320C6415를 대상으로 하였으며 TI의 DSP RTOS인 DSP/BIOS를 이용하여 방송스트림인 TS (Transport Stream)을 분리하기 위한 TS Demuxer, MPEC-2 비디오 디코더 및 AC-3 오디오 디코더 알고리즘을 통합하였으며, 각각의 알고리즘은 대상 DSP 플랫폼인 TMS320C64x에 맞게 고정소수점 구조화 및 최적화를 실시하였다. 테스트를 위한 시스템은 스트리밍을 위한 호스트 PC와 PCI버스를 통해 연결된 DSP보드로 구성하였으며 실제 HDTV방송용 스트림과 SD급 스트림을 이용하여 성능을 확인하였다.