정보화 사회에서 거의 모든 거래는 통신망을 통해 이루어지고, 이에 따라 통신망 상에서의 정보보호가 중요한 과제로 부각되고 있다. 이러한 통신망 상의 정보보호를 위해 필수적인 암호학적 도구가 디지털서명이며, 국내에서도 고유의 디지탈서명 알고리듬을 표준화하려는 노력이 경주되어 왔다. 본 논문에서는 우리나라의 디지탈서명 표준안으로 상정된 디지탈서명 알고리듬 및 관련 시스템 변수의 선정 방법들을 기술한다. 또한 서명 표준안의 안전성, 효율성 등을 분석해 보고, 실제 구현결과도 제시한다.
본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.
여기는 본 논문은 이동 에이전트의 안전한 수행을 보장하기 위한 TTS기반의 디지털 서명 실행 인증 기법을 제안한다. 즉 기존의 연구의 문제점인 처리과정에서 발생하는 시스템의 처리속도와 네트워크의 트래픽을 개선한다. 또한 효율적이고 안전한 이동 에이전트의 실행과 무결성을 보장하기 위해 디지털 서명을 이용한다. 디지털 서명은 합성함수와 공개키 기반의 암호화 알고리듬 그리고 해시함수를 이용한 인증서 체인을 한다. 그리고 디지털 서명의 인증서 체인을 이용할 경우, 공격자에 의해서 체인을 끊고 새로운 인증서를 생성하여 삽입하는 공격으로부터 안전하게 보호한다. 또한 공격자에 의해 정직한 호스트를 악의적으로 이용될 수 있는 위협으로부터 보호한다. 그리고 컴퓨터 실험을 통해 인증서 처리에 대한 시스템의 처리속도와 실시간 처리를 분석한다. 이러한 분석을 통해서 시스템의 오버헤드와 네트워크의 트래픽에 대한 효율성을 증명한다.
본 논문은 타원곡선 디지털 서명 알고리듬 (Elliptic Curve Digital Signature Algorithm; ECDSA)의 핵심 연산으로 사용되는 타원곡선 암호 (Elliptic Curve Cryptography; ECC)의 하드웨어 구현에 대해 기술한다. 설계된 ECC 프로세서는 NIST P-521 곡선 상의 8가지 연산 모드 (점 연산 4가지, 모듈러 연산 4가지)를 지원한다. 점 스칼라 곱셈 (PSM)에 필요한 연산량을 최소화하기 위해 5가지 PSM 알고리듬과 4가지 좌표계에 따른 연산 복잡도 분석을 토대로 radix-4 Booth 인코딩과 수정된 자코비안 좌표계를 적용하여 설계하였다. 모듈러 곱셈은 수정형 3-Way Toom-Cook 정수 곱셈과 수정형 고속 축약 알고리듬을 적용하여 구현되었다. 설계된 ECC 프로세서는 xczu7ev FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 101,921개의 LUT와 18,357개의 플립플롭 그리고 101개의 DSP 블록이 사용되었고, 최대 동작주파수 45 MHz에서 초당 약 370번의 PSM 연산이 가능한 것으로 평가되었다.
Diffie-Hellman 의 공개 키 암호 프로토콜이 제안된 이후 이산 대수 문제의 어려움이 프로토콜의 안전도와 깊이 연관되었다. 유한체를 이용한 암호 기법을 ElGamal 이 세웠으나, Index-Calculus 알고리듬에 의해 유한체위 에서 이산 대수 문제가 subexponential 알고리듬이되 어 ElGamal 기법의 안전도가 약해졌다. Nonsupersingular타원 곡선을 선택하여 유한체대신 ElGamal 암호 기법에 적용하면 안전한 암호 시스템을 설계할 수 있다. 이 논문에서는 콤퓨터 구현시 용이한 nonsupersingular 타원 곡선을 선택하는 방법, 유한체위에서의 연산, 평문을 타원 곡선의 원소로 임베드(Imbedding) 하는 방법 등 타원 곡선을 암호시스템에 적응하기 어려운 점들에 대한 해결 방법을 소개하고, 실제로 콤퓨터로 구현하여 그 실행 결과와 ElGamal 기법을 개선한 Schnorr 기법을 실행한 결과를 밝혔다.
보안 SoC (system-on-chip)를 이용한 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; EC-DSA)의 H/W-S/W 통합 구현에 대해 기술한다. 보안 SoC는 Cortex-A53 APU를 CPU로 사용하며, 하드웨어 IP로 설계된 고성능 타원곡선 암호 (high-performance ellipitc curve cryptography; HP-ECC) 코어와 SHA3 (secure hash algorithm 3) 해시 함수 코어가 AXI4-Lite 버스 프로토콜로 연결된다. 고성능 ECC 코어는 12가지의 타원곡선을 지원하며, SHA3 코어는 4가지의 해시 함수를 지원한다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 EC-DSA에 의해 생성된 서명의 유효성을 검증하였다.
모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.
차량 내부에서는 컨트롤러, 센서, 텔레매틱스 단말기, 내비게이션, 오디오 및 비디오 등 다양한 모듈들이 CAN이나 MOST와 같은 차량 네트워크를 통해 연결되어 있다. 게다가, 사용자는 이동 중에 무선 모바일 네트워크를 이용하여 ITS나 인터넷에 접속할 수도 있다. 이러한 네트워크의 다양한 활용은 데이터 해킹, 프라이버시 침해, 위치 추적 등과 같은 많은 보안 문제를 야기하게 된다. 또한, 차량 운영 데이터(센서, 제어 데이터)를 해킹함으로써 차량을 고장 내거나 사고를 유발할 수 있는 가능성도 점차 커지고 있다. 본 논문에서는 CAN이나 MOST와 같은 차량 네트워크에 적용할 수 있는 암호화 기능을 가지는 보안 모듈을 제안한다. 이 보안 모듈은 DES, 3-DES, SEED, ECC 및 RSA와 같은 일반적인 암호화 알고리듬과 전자서명 기능을 제공하게 된다.
타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.
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[게시일 2004년 10월 1일]
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