• 컴퓨터교육학회논문지
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• 제10권4호
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• pp.17-25
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• 2007

본 논문에서는 디지털논리회로의 설계에 있어 필수적인 카르노 맵 간략화 과정을 자바 애플릿을 이용하여 웹 기반 교육용 툴로 구현하였다. 학습자들은 웹브라우저를 통해서 구현된 Java 애플릿에 접근하게 되며, 디지털 논리회로의 간략화 과정에 대해 마우스로 버튼을 클릭하거나 텍스트를 채워가면서 가상실험하게 된다. 본 논문에서 자바 애플릿을 구현하는데 사용한 간략화 알고리즘은 수정된 Quine-McCluskey 기법에 기초하였으며, 구현된 자바애플릿은 효율적인 교육보조도구로서 학습자의 학습효과를 증대시킬 수 있으리라 생각된다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2016년도 추계학술대회
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• pp.129-130
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• 2016

본 논문에서는 다중 입력의 크기를 비교하기 위한 알고리즘 및 VLSI 구조를 제안한다. 제안하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리 연산을 재사용하는 방법도 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 설계한 후에 Magna Chip의 $0.18{\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 제안한 비교방법은 전통적인 방식에 비해서 4 및 8 입력인 경우에 약 0.5 및 1.1배 만큼 하드웨어 자원을 더 소비하면서, 약 1.5 및 1.8배 만큼 동작 주파수를 향상시킬 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2622-2624
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• 2002

This paper presents a virtual laboratory system which can be creating efficiencies in the learning process. The proposed virtual laboratory system for digital logic circuits provides interactive learning environment under which the multimedia capabilities of world-wide web can be enhanced. The virtual laboratory system is implemented to describe the on-campus laboratory, the learners can obtain similar experimental data through it. The virtual laboratory system is composed of four important components: principle classroom simulation classroom, virtual experiment classroom and management system. The database connectivity is made by PHP and the virtual laboratory environment is set up slightly differently for each learner. Learning efficiencies as well as faculty productivity are increased in this innovative teaching and learning environment.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.54-58
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• 2007

LTPS TFT의 개발과 성능 향상은 패널에 다양한 디지털 회로를 내장하는 SOP의 비약적 발전에 기여하였다. 본 논문에서는 일반적으로 적용되는 낮은 성능의 CMOS 논리게이트를 대체할 수 있는 전류모드 논리(CML) 게이트의 설계 방법을 소개한다. CML 인버터는 낮은 로직스윙, 빠른 응답 특성을 갖도록 설계할 수 있음을 보였으며 높은 소비전력의 단점도 동작 속도가 높아질수록 CMOS의 경우와 근사해졌다. 아울러 전류 구동능력을 키울 필요가 없는 까닭에 많은 수의 소자가 사용되지만 면적은 오히려 감소하는 것을 확인하였다. 특히 비반전 및 반전 출력이 동시에 생성되므로 noise immunity가 우수하다. 다수 입력을 갖는 NAND/AND 및 NOR/OR 게이트는 같은 회로에 입력신호를 바꾸어 구현할 수 있고 MUX와 XNOR/XOR 게이트도 같은 회로를 사용하여 구현할 수 있음을 보였다. 결론적으로 CML 게이트는 다양한 함수를 단순한 몇가지의 회로로 구성할 수 있으며 낮은 소비전력, 적은 면적, 개선된 동작속도 등을 동시에 추구할 수 있는 대안임을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제5권2호
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• pp.196-208
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• 1999

본 논문에서는 시뮬레이션 속도 향상을 위하여 VHDL(Very high speed integrated circuit Hardware Description Language)로 기술된 디지털 회로 시뮬레이션을 위한 병렬 분산 VHDL 시뮬레이터(Parallel Distributed VHDL Simulator : PDVS)를 개발한다. 개발된 프로그램을 대규모 병렬 프로그래밍 환경에서도 수행될 수 있도록 하기 위해서 표준 통신 라이브러리인 MPI(Message Passing Interface)를 이용하여 구현된다. PDVS 의 전체적인 시스템구성도, PDVS 에 사용된 시뮬레이션 프로토콜, 전역가상시간 계산 메카니즘 및 논리적 프로세스의 내부 구성요소들간의 관계와 PDVS의 제어 흐름도를 제시한다. 그리고 본 연구에서는 병렬 분산 시뮬레이션의 병렬성 정도를 분석하기 위하여 디지털 회로의 크기 변화와 처리되는 사건수(grain size)의 변화에 따른 성능 결과를 제시한다. 이 연구에서 4배크기의 디지털 회로를 적용한 경우는 프로세서를 12개 사용할 때에 8배의 속도향상을 얻었다. 그리고 처리되는 사건의 수가 200인 경우는 프로세서를 32개 사용할 때에 12배의 속도향상을 얻었다. 또한 동일한 방법을 SGI Origin 2000, Cray T3e 및 IBM SP2에 적용함으로서 그 성능의 간접적인 비교결과도 제시한다.

• 한국산학기술학회논문지
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• 제12권5호
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• pp.2291-2293
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• 2011

본 논문에서는 유연성 있는 신호처리 방법으로 디지털 로직을 컴퓨터 논리연산 명령으로 구성하여 외부에서의 입력신호에 대응하는 논리연산의 결과를 입출력 채널을 통해 외부로 출력해 줄 수 있는 드라이브에 관한 연구이다. 이는 Decoder IC Multiplexer & Demulti Plexer, 기본 로직 IC 등의 가상구현 및 BIT출력이 가능한 디지털 신호원으로서의 기능이 가능하며 일반 산업체에서 유용하게 사용될 수 있으리라 사료된다.

• 공학교육연구
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• 제6권2호
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• pp.5-14
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• 2003

본 논문에서는 교육의 질을 향상시키기 위해 창의적이고 상호작용적인 멀티미디어 컨텐츠로 구현된 디지털 논리회로에 대한 효율적인 가상실험키트를 개발하였다. 제안된 가상실험키트는 실제 실험실 상황과 유사하게 구현하였기 때문에 가상실험키트를 통해 유사한 실험결과를 얻을 수 있다. 더욱이 제안된 가상실험키트는 학습자와 교수자의 효율을 증대시키도록 설계되었으며 이를 통해 학습자는 높은 학습표준을 성취할 수 있으며 교수자는 시간과 노동력을 절감할 수 있다. 가상실험은 (1)브레드 보드상의 회로결선 (2)입력인가 (3)출력측정 (4)실험결과 분석의 과정으로 이루어진다. 더욱이 브레드 보드상의 회로구성과 대응되는 온라인 스키메틱 회로구성이 학습자의 편의를 위해 가상실험 키트상에 나타난다. 마지막으로 가상 실험실을 운영한 결과 전체 실험 시간과 실험 장비의 손상율이 감소되며, 교수 생산성이나 학습 효율이 증가되는 긍정적인 결과를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.107-116
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• 2009

QCA는 현재 초고집적 저전력 디지털 시스템 구현 기술의 왕좌를 차지하고 있는 CMOS의 자리를 상속받을 가장 장래성 있는 차세대 나노 전자 소자 중 하나이다. QCA 셀의 하드웨어 기본 동작은 이미 1990년대 후반에 실험을 통하여 증명되었다. 또한 회로를 설계할 수 있는 전용설계 도구와 시뮬레이터도 개발되었다. 그러나 기존의 QCA 설계 기술은 초대규모 설계에 대한 준비가 부족하다. 본 논문은 기존의 대규모 CMOS 설계에서 사용되었던 검증 방법들과 도구를 QCA 설계에서 그대로 활용할 수 있는 새로운 접근 방법을 제시한다. 첫째로 셀 배치를 미리 정의된 구조에서 벗어나지 않도록 엄격하게 제한함으로써 항상 일관성 있는 디지털 동작을 보장하는 설계 규칙을 제안한다. 다음, QCA 설계의 게이트 및 상호연결 구조를 인식한 후 다수결 게이트의 입력 경로 균형과 잡음 증폭 방지 등을 포함하는 신호 충실도 보장 조건을 검사한다. 마지막으로 디지털 논리를 추출하여 OpenAccess 공통 데이터베이스로 저장하면 이미 CMOS 설계에서 사용되고 있는 풍부한 검증 툴과 연결되어 그들을 사용할 수 있게 된다. 제안된 방식을 검증하기 위해 2-비트 가산기 및 비트-직렬 가산기, 그리고 ALU 비트 슬라이스를 설계하였다. 디지털 논리를 추출하여 Verilog 넷 리스트를 생성시킨 후 상업용 소프트웨어로 시뮬레이션 하였다.

• 문화기술의 융합
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• 제9권6호
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• pp.967-971
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• 2023

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2018년도 추계학술발표대회
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• pp.5-7
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• 2018

VLSI(Very large scale integration) 기술을 통한 트랜지스터의 소형화를 통해 CMOS 집적 회로의 성능은 지속적으로 발전해 왔다. 이와 같은 기술 발전에 따라 집적 회로를 구성하는 디지털 논리 요소 또한 진화를 하고 있다. 디코더는 부호화된 정보를 다시 부호화되기 전으로 되돌아가는 처리를 하는 디지털 논리 요소이며 컴퓨터 설계에서 많이 사용되는 핵심 요소이다. 본 논문에서는 양자점 셀룰라 오토마타(Quantum Cellular-Automata, QCA)를 사용하여 인에이블 입력을 가진 2-to-4 디코더를 제안하였다. 4-입력 유니버설 게이트의 하나의 입력을 1로 고정시켜 3-입력 NOR 게이트로 사용하며, 입력 값 X와 입력 값 Y의 중복된 배선 수를 감소시키고 한 배선으로 두 게이트에 입력을 연결하여 디코더의 배선 수와 배선 교차부를 최소화한다. 제안안하는 4-to-2 인에이블 디코더는 기존 디코더보다 셀의 개수와 클럭수를 감소시켜 디코더의 성능을 더 효율적으로 향상시켰다. 이를 통해 고속 회로 설계에 활용 및 높은 성능을 기대 할 수 있으며 QCA 연구에 기여할 수 있을 것으로 전망 한다.