• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.

• 한국통신학회논문지
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• 제28권2A호
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• pp.80-85
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• 2003

본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.

• 한국시뮬레이션학회논문지
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• 제21권3호
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• pp.1-9
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• 2012

본 논문에서는 공항 정밀접근 항공기의 안전성을 증대시키기 위한 방법으로 S/W 패킷모뎀을 이용한 PAR 관제 자동화 방안을 제안하고, DEVS 형식론을 이용하여 제안하는 시스템의 기능을 검증하였다. 기존의 PAR 관제는 음성으로 항공기를 통제함으로써 조종사의 정보 획득 능력이 떨어질 수 있다. 이를 해결하기 위하여 디지털 신호에 의한 자동 관제 시스템을 제안하고, 공항의 PAR이 추적하고 있는 항공기의 비행경로, 강하각, 거리를 조종사에게 실시간으로 전송해 주고 일반화함으로서 관제사의 숙련도와 관제 특성에 기인하는 요소를 배제할 수 있다. 제안된 시스템의 동작을 검증하기 위하여 확장된 DEVS 형식론인 C-DEVS 형식론을 사용하고, 하나의 모델로 합성된 원자 모델을 통해 시스템의 전체 상태 시퀀스를 검색하여 시스템의 안전성(Safeness)과 필연성(Liveness)을 검증할 수 있다. 제안하는 시스템의 C-DEVS 모델을 기존의 음성 관제 시스템과 비교하여 두 시스템이 동일한 상태 시퀀스를 가짐을 확인하였으며, 모든 상태를 검증함으로써 실제 상황에 적용할 수 있을 것으로 생각된다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.45-53
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• 2007

본 논문에서는 실시간 HD급 영상($1920{\times}1080@30fps$) 처리를 위한 효율적인 CAVLC (Context-based Adaptive Variable Length Code) 부호화기의 하드웨어 구조를 제안한다. 기존에 제안되었던 CAVLC 하드웨어 구조들은 CAVLC 부호화를 위해 필요한 $4{\times}4$ 블록내의 정보들을 구하기 위해서 16개의 계수들을 모두 탐색하면서 zigzag scanning을 하였다. 그러나 zigzag 방향으로 정렬 된 계수들 중 '0'이 아닌 마지막 계수 이후에 존재하는 '0'의 열은 CAVLC 부호화를 하는데 있어 불필요한 계수들이다. 본 논문에서는 이러한 불필요한 연산을 줄이기 위해서 계수 위치 탐색 기법과 레벨 순차 정렬 기법을 제안한다. 제안된 구조를 적용하여 실험한 결과, 하나의 매크로블록을 처리하는 평균 클럭 수(Cycles/MB)는 기존 방식보다 약 23%가 줄었다. 제안된 CAVLC 하드웨어 구조는 Verilog HDL을 사용하여 하드웨어로 설계 및 검증되었다. 0.18um 표준 셀 라이브러리로 합성한 결과 16.3k 게이트를 가졌고, HD급($1920{\times}1080@30fps$) 영상을 기준으로 했을 경우 81MHz에서 동작할 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제19권4호
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• pp.583-589
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• 2015

HEVC CABAC에서는 하나의 빈을 부호화한 후 확률 모델을 업데이트하고, 업데이트된 확률 모델로 다음 빈을 부호화한다. 기존 CABAC 부호화기는 매 사이클마다 1개의 빈밖에는 부호화하지 못하여 처리율을 향상시킬 수 없었다. 본 논문에서는 확률 모델의 업데이트가 필요없는 우회 빈을 병렬처리 함으로서 처리율을 높인 HEVC CABAC 부호화기를 제안한다. 설계된 CABAC 부호화기는 매 사이클마다 1개의 정규 빈을 처리하거나 최대 4개의 우회 빈을 처리할 수 있으며, 평균적으로 매 사이클당 1.15~1.92개의 빈을 처리한다. 0.18 um 공정에서 합성한 결과, 게이트 수는 메모리를 포함하여 78,698 게이트, 최대 동작 속도는 136 MHz, 최대 처리율은 261 Mbin/s이다.

• 전기전자학회논문지
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• 제20권3호
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• pp.273-278
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• 2016

HEVC 가변 블록 크기 움직임 추정 기법에서는 동일 탐색 영역의 데이터가 블록 크기 별로 중복 사용되어 탐색 영역 데이터의 사용량이 많고 조기중단 기법의 적용이 어렵다는 문제점이 있다. 본 논문에서는 최상위 블록 크기 PU를 탐색의 기준으로 두어, 최상위 블록 크기 PU의 탐색과 동일 지점에서의 하위 블록 크기 PU의 탐색을 동시에 진행하여 메모리 대역폭을 줄였고, 최상위 블록 크기 PU의 연산 결과값을 재사용하여 연산량 또한 줄였다. 조기중단 기법을 적용했을 때 또한 최상위 블록 크기 PU를 기준으로 판별하면 하위 블록 크기 PU의 위치에 따라 탐색 기회가 고르게 반영되지 않아 화질의 저하로 이어질 수 있으므로 이를 방지하기 위해 조기중단 기법의 적용 순서를 최상위 블록 크기 PU 내의 최하위 블록 크기 PU를 기준으로 위아래로 번갈아 수행하도록 변형하였다. 설계된 ME 엔진은 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 36,101 게이트이고 최대 동작 속도는 263.15 MHz이다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.55-64
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• 2004

본 논문에서는 고속 멀티미디어 통신 시스템을 위한 효율적인 FFT 알고리즘과 이의 하드웨어 구현 결과를 제시한다. 제안된 알고리즘은 radix-4 버터플라이 연산자를 기반으로 구현되어 기존의 radix-2 버터플라이 연산자 기반의 알고리즘에 비해 2배의 처리율(processing rate)을 갖으며, 또한 radix-2³ 알고리즘의 비단순 승산기의 수를 줄이는 특성을 그대로 이용하므로, 같은 처리율을 갖는 radix-4 알고리즘에 비해 저면적 구현이 가능한 장점을 갖는다. 제안된 알고리즘의 하드웨어 구현 및 검증을 위해 VHDL 언어를 이용하여 MDC 파이프라인 구조를 갖는 64-point FFT 프로세서를 설계하였다. 0.6㎛ 공정을 이용하여 논리 합성한 결과, 제안된 알고리즘을 이용하여 구현한 경우, 기존의 radix가 알고리즘을 이용하여 구현하는 경우보다 약 30%정도 면적 면에서 이득을 얻을 수 있음을 확인하였다. 고속 동작이 가능하며 동시에 면적 효율적인 특성으로 인해, 제안된 알고리즘은 무선 LAN 시스템, DAB 및 DVB 시스템, ADSL/VDSL 시스템 등 고속 멀티미디어 통신 시스템에 적합한 알고리즘이라 할 수 있다.

• 한국컴퓨터정보학회논문지
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• 제10권3호
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• pp.55-64
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• 2005

사이버 공간 내에서 텍스트나 영상 이외에 보조적인 통신 수단으로써, 아바타 통신을 이용할 수 있다. 실시간 아바타 영상 통신을 위하여, 전체 영상이나 압축 영상을 전송하는 대신에 아바타의 애니메이션 파라미터(팔의 동작 및 제스처를 위한 각도 또는 얼굴 표정을 위한 파라미터 등)만을 전송하는 지적 통신방식을 이용하기도 한다. 본 논문에서는 팔, 다리 등의 파라메타 등의 몸의 동적 움직임을 보조할 수 있는 수단으로써, 송신자의 감정을 표현할 수 있는 아바타의 얼굴 표정 생성에 대하여 제안한다. 얼굴 표정은 AU(Action Unit)에 의하여 표현할 수 있으며, 여기에서는 모양과 구조가 다른 아바타 모델에서 표정을 생성하기 위한 AU를 찾아내는 방법을 제안한다. 그리고, 감정 표현의 극대화를 위하여 얼굴 표현의 효율을 위하여, 눈썹, 눈, 코, 입에 대한 코믹 스타일을 가지는 아바타 모델을 제안한다. 또한, 얼굴 표정 합성을 위한 파라메타들도 제시하도록 한다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.601-609
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• 2002

DAB 시스템이 요구하는 최대 출력 데이터율을 지원하는 Viterbi 디코더의 효율적인 구조를 제안하고 설계하였다. DAB 수신기에서 Viterbi 디코더는 매우 많은 연산량을 수행하는 부분이며, 이를 위하여 고속으로 동작하는 전용 하드웨어로 설계하는 것이 바람직하다. 본 논문에서는 시스템의 전력소모를 줄이기 위하여 puncturing을 사용하는 Viterbi 디코더에 SST 방식을 적용하였다. 설계면적을 감소시키기 위하여 puncturing vector table을 수정.재배치하여 hardwired logic으로 구현하였으며, 새로운 re-scaling 방식을 제안하여 패스 메트릭을 저장하는데 필요한 워드길이을 최적화시켰다. 제안된 re-scaling 방식은 패스 메트릭을 re-scaling하는데 필요한 연산량을 크게 감소시킨다. 또한 브랜치 메트릭을 계산하는데 필요한 연산량을 줄이기 위하여 미리 계산된 값을 사용하는 방식을 제안하였다. 설계된 Viterbi 디코더는 삼성 0.35$\mu$ 표준셀 라이브러리를 이용하여 합성하였으며, 작은 면적을 차지하고 전력 소모가 적음을 확인하였다.

• 한국전자파학회논문지
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• 제20권3호
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• pp.264-272
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• 2009

본 논문에서는 다수의 MMIC 전력증폭기 칩과 박막 기판을 결합하여 MIC 모듈을 구성함으로써 Ka-대역 중심주파수에서 10 W의 출력 전력을 낼 수 있는 전력증폭기 모듈을 설계 및 제작하였다. 전력증폭기 모듈의 제작에는 밀리미터파 대역에 적합한 수정된 형태의 윌킨슨 전력분배기/합성기를 사용하였고, 모듈의 구성 과정에서 발생할 수 있는 손실을 줄이고 공진을 억제하기 위해 CBFGCPW-Microstrip 천이 구조를 활용하였다 전력증폭기 모듈은 총 7개의 MMIC 칩으로 구성되었으며 MMIC 칩을 펄스 모드로 동작시키기 위해 칩의 게이트에 펄스 전압을 인가하는 게이트 전압 제어기가 설계되고 적용되었다. 제작된 전력증폭기 모듈의 측정 결과 58 dB의 전력 이득과 39.6 dBm의 포화 출력 전력을 얻을 수 있었다.