• 한국통신학회논문지
• /
• 제34권9B호
• /
• pp.939-946
• /
• 2009

본 논문에선 기계 기술 언어(machine descriptions language)인 LISA(Language for Instruction Set Architecture)를 통하여 시뮬레이션 모델로 설계한 새로운 네트워크 ASIP(Application Specific Instruction-set Processor)을 제안한다. 제안한 네트워크 ASIP은 라우터(router)에서 패킷 프로세싱을 담당하는 전용엔진을 목적으로 설계되었다. 이를 위해 MIPS(Microprocessor without Interlock Pipeline Stages) 아키텍처를 기반으로 한 일반적인 ASIP에 패킷을 빠른 속도로 처리하기 위해 필요한 새로운 명령어 셋을 추가하였다. 새로 추가된 명령어 셋은 "classification" 명령어 그룹과 "modification" 명령어 그룹으로 나눌 수 있으며, 각 그룹은 실행 단계(execution stage)에 위치한 각각의 기능 유닛(function unit)에 의해서 처리된다. 그리고 각각의 기능 유닛은 Verilog HDL을 통해 면적과 속도 측면에서 최적화하였으며, 이를 합성하여 면적과 동작 지연시간을 비교하였다. 또한 CKF(Compiler Known Function)을 이용하여 C 언어 레벨의 매크로 함수에 할당하였으며, 어플리케이션 프로그램에 대한 실행 싸이클을 비교 분석하여 성능 향상을 확인하였다.

• 한국통신학회논문지
• /
• 제35권2A호
• /
• pp.209-215
• /
• 2010

다중 표준을 지원하는 OFDM 기반 통신 시스템용 가변길이 FFT/IFFT 프로세서 (VL_FCore)를 설계하였다. VL_FCore는 $N=64{\times}2^k\;(0{\leq}k{\leq}7)$의 8가지 길이의 FFT/IFFT를 선택적으로 연산할 수 있으며, in-place 방식의 단일 메모리 구조를 기반으로 FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합구조가 적용된다. 중간 결과 값의 크기에 따른 2단계 조건적 스케일링 기법을 적용하여 메모리 크기 감소와 연산 정밀도 향상을 이루었다. 설계된 VL_FCore의 성능을 평가한 결과, 64점~8,192점 FFT 연산에 대해 평균 60 dB 이상의 SQNR 성능을 가지며, $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 23,000 게이트와 32 Kbytes의 메모리로 구현되었다. VL_FCore는 75-MHz@3.3-V의 클록으로 동작하며, 64점 FFT 연산에 $2.25-{\mu}s$, 8,192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 다양한 OFDM 통신 시스템의 요구조건을 만족한다.

• 한국통신학회논문지
• /
• 제32권8A호
• /
• pp.785-793
• /
• 2007

본 논문에서는 TP 케이블을 이용하여 100Mbps의 전송 속도를 지원하는 100Base-TX Ethernet 수신기의 디지털 신호 처리부를 제안하였다. 제안하는 디지털 신호 처리부는 자동 이득 조절기, 심볼 동기 복원기, 적응 등화기, BLW 보정기로 구성되어 있으며 초기 위상에 상관없이 150m까지 $10^{-12}BER$이하의 성능을 보였다. 제안하는 신호 처리부는 일부 블록을 제외한 모든 부분을 디지털로 구현하였으며 적응 등화기와 BLW 보정기 연동 구조는 기존의 적응 등화기 에러 값을 이용하는 구조에 비하여 MSE가 약 1dB정도의 성능 향상을 가져왔다. 설계한 디지털 신호 처리부는 Verilog-HDL로 구현되었으며 삼성 $0.18{\mu}m$ 라이브러리를 사용하여 합성 결과 동작 속도는 7.01ns 이며 총 게이트 수는 128.528 게이트였다.

• 한국통신학회논문지
• /
• 제32권12A호
• /
• pp.1311-1319
• /
• 2007

본 논문에서는 UHF 대역 RFID 수동형 태그의 디지털 회로부 구현을 위한 VHDL 설계과정을 보인다. 태그의 동작은 EPCglobal Class1 Gen2 표준을 지원하며 합성과 구현과정을 거친 타이밍 시뮬레이션 결과를 통해 검증하였다. 수 미터의 인식거리로 인해 Frame-Slotted Aloha를 사용하는 환경에서, 단위시간당 태그 인식률을 향상시키기 위해서는 리더 명령에 대한 빠른 처리와 응답을 할 수 있는 디지털 회로 설계가 필요하다. 본 설계는 Pipeline 처리 구조를 기반으로 직렬 입력 신호에 대한 응답지연의 최소화를 목표로 하였다. 또한, 효율적인 다중 접속 명령들의 처리와 태그의 데이터 전송 속도의 오차를 낮추기 위해 리더의 Preamble과 PIE 디코딩을 위한 샘플링 과정을 제안하였다. FPGA 검증을 위한 Place & Route 후 다중 태그 상황을 감안한 테스트 벤치 시뮬레이션 결과, 표준상의 최대 송수신 데이터 전송 속도에서 디코딩 및 인코딩 을 위한 최소 요구 시간 보다 빠른 처리 결과를 확인 할 수 있었다.

• 디지털융복합연구
• /
• 제14권11호
• /
• pp.249-255
• /
• 2016

노인 음성은 연령에 따른 호흡, 발성, 공명 등의 생리적 변화에 의하여 다량의 잡음이 발생된다. 따라서 노인 음성으로 음성인식 및 합성, 분석 소프트웨어등과 같은 융복합 헬스케어 기기를 동작시키고자 할 때, 성능을 저하시키는 결과를 야기한다. 그러므로 노인 음성을 분석하여 그들의 목소리로 다양한 헬스케어 기기를 잘 운영할 수 있는 위한 연구 개발이 필요하다. 따라서 본 연구는 노인 음성 잡음을 고려하여 기존의 대칭 구조 고차 미분 에너지 함수를 이용하여 노인 음성에서의 음성 구간 검출 알고리즘을 연구하였으며, 자기상관함수와 AMDF 방법과 비교하여 노인 음성에서의 음성 구간 검출에 보다 우수한 성능을 가지는 것을 확인하였다. 본 논문에서 제시하는 음성 구간 검출 알고리즘은 노인을 위한 음성 인터페이스에 적용함으로써 노인들의 스마트 기기에의 접근성을 높이고, 더 나아가 노인들을 위한 융복합 웨어러블 디바이스 성능 개선 및 다양한 개발이 가능할 것으로 전망한다.

• 대한전자공학회논문지
• /
• 제12권2호
• /
• pp.43-46
• /
• 1975

쵸퍼형DC증폭기의 AC증폭기의 인력신호는 일련의 단형연이다. 따라서 이 때의 AC증폭기의 동작은 정장파신호에 대한 그것과 큰 차이가 있다. 본 논문은 단형파에 대한 AC증폭기의 각단에서의 파형의 찌그러짐에 대한 해석을 하여 쵸퍼용AC증폭기의 설계상의 문제점을 고찰한 것이다. 각증폭단의 시정수가 동일한 경우에는 각단의 신호파형은 모두 지수감쇠속형파로 되며, 시정수가 다를 경우에는 여러개의 지수감쇠구형파의 합성파로 된다. In a chopper amplifier the input signal of the AC amplifier is a train of square-waves. In the rase of square-wave the operatiom of AC amplifier is much different from that of ordinary sinusoidal wave. In this paper for the purpose of contributing to the design of chopper amplifier destortions of waveforms in the amplifier were investigated. When the time constant of each stage is equal the waveform in each stave apppears as square wave whose top is exponentially decaying. And when each stave has different time constant the waveform in n-th stage is composed of n-square waves whose tops are exponentially decaying.

• 전자공학회논문지
• /
• 제50권11호
• /
• pp.90-98
• /
• 2013

지역적 정합방법을 이용한 스테레오 시스템은 알고리즘의 특성상 하드웨어 설계가 용이하여 많이 사용되나 낮은 정합률로 인해 정확한 깊이 영상을 얻기 힘들기 때문에 많은 응용 분야에 사용하기에 제한이 있다. 본 논문에서 제안한 스테레오 시스템은 픽셀의 변화도(gradient)를 기반으로 한 적응적인 가중치 알고리즘을 이용하여 높은 정합 성능을 보이며 하드웨어로 설계하였을 때 실시간처리가 가능하다. 일반적으로 적응적인 가중치 윈도우를 적용할 경우 중간 결과를 재사용하기 불가능하지만 행, 열을 분리하여 처리함으로써 데이터를 재사용할 수 있고 따라서 처리성능이 개선되었다. 알고리즘에 필요한 지수 및 아크탄젠트 함수를 구현하기 위해 선형(PWL, piecewise linear) 및 계단(step) 함수 등으로 근사화한 뒤 에러를 분석하여 최선의 파라미터를 선택하였다. 제안한 구조는 실시간처리를 위하여 9개의 프로세서를 사용하여 병렬처리를 하였으며, 동부하이텍 0.18um 라이브러리로 합성하였을 경우 최대 동작주파수 350MHz(33 fps)와 424K 게이트의 하드웨어 복잡도를 나타내었다.

• 한국전자통신학회논문지
• /
• 제15권2호
• /
• pp.349-356
• /
• 2020

본 논문은 교통사고 방지를 위한 운전자의 눈 영상비를 이용한 상태 경고시스템의 설계에 대해 소개하고 있다. 제안하는 운전자 상태 경고 시스템은 눈 인식을 위한 카메라, 카메라를 통해 들어오는 정보를 처리하는 라즈베리파이, 그리고 그 정보를 통해 운전자에게 경고를 줄 때 필요한 부저와 진동기로 구성되어 있다. 운전자의 눈을 인식하기 위해서 기울기 방향성 히스토그램 기술과 딥러닝 기반의 얼굴 표지점 추정 기법을 사용하였다. 동작을 시작하면, 시스템은 눈 주변의 6개의 좌표를 통해 눈 영상비를 계산한다. 그리고 눈을 뜬 상태와 감은 상태의 눈 영상비를 각각 계산한 후 이 두 값으로부터 눈의 상태를 판단하는데 사용하는 문턱 값을 설정한다. 문턱 값이 운전자의 눈 크기에 적응하면서 설정되기 때문에 시스템은 최적의 문턱 값을 사용하여 운전자의 상태를 판단할 수 있다. 또한 낮은 조도에서도 눈을 인식할 수 있도록 회색조 변환 이미지와 LAB모델 이미지를 합성하여 사용하였다.

• 한국정보통신학회논문지
• /
• 제20권2호
• /
• pp.343-350
• /
• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.885-888
• /
• 2015

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB(Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC 0.13um CMOS 표준 셀 라이브러리로 합성한 결과 약 26.2K개의 게이트로 구현되었으며 최대 동작주파수는 250MHz이다.