• Electronics and Telecommunications Trends
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• v.13 no.1 s.49
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• pp.41-51
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• 1998

전역 클럭을 사용하는 동기 회로 설계 기술은 설계의 단순화 및 자동화가 용이하기 때문에 현재 많이 사용하는 설계 기술이다. 그러나 다양한 기능과 고성능을 필요로 하는 대규모 시스템이나 회로 설계에서는 전역 클럭 사용으로 인한 신호 지연, 전력 소모 등이 문제로 부각되면서 비동기 회로 설계 기술이 각광을 받고 있다. 비동기 회로 설계 기술은 1940년대에 개발된 기술이지만 설계 자체가 어렵고 면적 증가 등의 단점으로 제한된 분야에서 이용되었다. 현재 이러한 단점을 극복하기 위한 연구가 회로 설계, 검증, 동기/비동기 인터페이스, 그리고 저전력 회로 등의 분야에서 많이 진행되고 있다.

• Electronics and Telecommunications Trends
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• v.24 no.6
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• pp.110-120
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• 2009

비동기식 회로는 전역 클록이 없이 모듈끼리의 핸드셰이크 프로토콜에 의해 데이터를 동기화하고, 전송하는 회로로 전역 클록에 기반한 동기식 회로에 비해 전역 클록으로 인한 문제점들, 예를 들면, 타이밍 종결 문제, 전력 소모 문제, 다중 클록 도메인 설계 문제 등에서 이점을 갖는다. 최근에는 이 두 가지 회로의 장점을 모아 서로 다른 클록에 기반한 비교적 작은 규모의 동기식 모듈을 기반으로 모듈끼리의 데이터 전송을 비동기식으로 수행하는 GALS 구조도 많이 연구되고 있다. 본 고에서는 이러한 비동기식 회로를 위한 설계 방식을 설명하기 위해 먼저, 비동기식 회로의 특성과 설계 동향, 설계 방식에 영향을 미치는 핸드셰이크 프로토콜 및 지연 모델을 소개한다. 그리고, 크게 세가지의 설계 방식을 간단한 예제를 통해 설명한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.8
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• pp.1735-1740
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• 2005

SoC design integrates many IPs that operate at different frequencies and the use of the different clock for each IP makes the design the most effective one. An asynchronous FIFO is required as a kind of a buffer to connect IPs that are asynchronous. However, in many cases, asynchronous FIFO is designed improperly and the cost of the wrong design is high. In this paper, an asynchronous FIFO is designed to transfer data across asynchronous clock domains by using a valid bit scheme that eliminates the problem of the metastability and synchronization altogether. This FIFO architecture is described in HDL and synthesized to the Bate level to compare with other FIFO scheme. The subject mater of this paper is under patent pending.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.1033-1036
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• 1998

본 논문은 FLEX 디코더에서 필요한 심볼 클럭을 생성하기 위한 심볼 동기 알고리즘을 제안하고, 제안한 알고리즘을 기본으로 한 심볼을 동기회로의 설계에 관한 것이다. 제안한 알고리즘은 조-만 게이트 동기 (ELGS:Early-Late Gate Synchronization)기법을 이용하고 있다. VHDL(VHSIC Hardware Description Language)로 설계된 심볼 동기회로는 Synopsys 툴을 이용하여 기능레벨의 시뮬레이션을 수행하였고, Altera MAX+plus II를 이용하여 타이밍 분석을 수행하였다. 실험 결과로부터 Source unit와 FLEX 디스코더와의 시스템 동기가 정확히 이루어짐을 확인하였다.

• Proceedings of the KIEE Conference
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• 2015.07a
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• pp.1573-1574
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• 2015

본 연구에서는 선형동기전동기(Linear Synchronous Motor)의 회전형 시험기 설계를 위해서 그 기본 모델이 되는 선형동기 전동기의 기초 설계 과정을 통해 주요 파라미터를 선정하고 FEM 모델을 도출하였다. 또한 유한요소법을 이용하여 전자계 해석을 수행하여 선형동기전동기의 특성을 분석하였고, 설계된 선형동기전동기를 바탕으로 회전형으로 모델링하여 시험기의 형태로 설계하였으며, 유한요소해석을 통해 요구 사양을 만족함을 확인하였다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.239-241
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• 2020

MSIS(Modular Scalable Inverter System)에서 모터 구동 시 발생하는 고주파 성분의 순환 전류는 구동 시스템의 효율 및 신뢰성을 저하시키기 때문에, 이를 저감하기 위한 PWM(Pulse Width Modulation) 동기화 기법의 구현이 필수적으로 요구 된다. 본 논문은 MSIS에서 PWM 동기화 기법을 적용하기 위한 모터 구동 인버터용 제어보드의 설계에 관한 것이다. 제어보드 간 PWM 동기화 기법을 적용하기 위해 DSP(Digital Signal Processor)의 EPWMSYNC를 활용하였다. EPWMSYNC은 서로 다른 DSP간 PWM의 위상을 동기화하는 기능으로 DSP의 EPWMSYNCO과 EPWMSYNCI를 사용한다. 설계한 제어보드는 EPWMSYNC 신호를 광케이블을 통해 다른 제어보드로 연결할 수 있도록 설계하여, 제어보드 간의 절연과 잡음의 영향을 최소화했다. 본 논문에서 설계한 제어보드의 EPWMSYNC를 시험하였으며, 600W급 IPMSM(Interior Permanent Magnet Synchronous Motor)을 부하로 사용하는 시스템에서 설계된 제어보드의 유효성을 검증하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.9
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• pp.1884-1891
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• 2012

In this paper, we design the sliding correlator SS transceiver which supports short message service. We also analyze the PN code acquisition circuit that is essential for spread spectrum receiver. Using Maxplus II tool provided by altera Co., Ltd, we have designed PN code generator, and sliding correlator for PN code acquisition. Then, they have been made into FPGA by way of EPM7064SLC44-10 - a chip of Altera Co., Ltd. Additionally, we have designed delay clock circuit which is faster than the clock of Tx PN clock, designed switching circuit to control the clock rate and data demodulation circuit. The performance of the transceiver is evaluated from the experimental results. Especially, the performance of PN code acquisition accomplished by sliding correlator which is very important to evaluate spread spectrum receiver is evaluated with the comparison of the lock states.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.1
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• pp.1038-1041
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• 2005

In today's SoC design, most of IPs which use the different clock frequency from that of the bus require asynchronous FIFOs. However, in many cases, asynchronous FIFO is designed improperly and the cost of the wrong design is high. In this paper, a register-based asynchronous FIFO is designed to transfer data in asynchronous clock domains by using a valid bits scheme that eliminates the problem of the metastability and synchronization altogether. This FIFO architecture is described in HDL and synthesized to the gate level to compare with other FIFO scheme.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.91-93
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• 2002

정보통신 분야의 이통통신기술은 많은 부분에서 발전을 거듭하고 있다. 이동통신기술의 발전으로 인하여 무선인터넷과 유선인터넷 통합에 대한 관심과 연구가 활발히 진행되어 지고 있다. 본 연구에서는 유무선 인터넷의 통합화로 인한 데이터 동기화 과정을 소개하고, 동기화된 데이터의 관리와 전송을 위한 유.무선 데이터 관리 시스템들을 소개한다. 이에 년 논문에서는 이동 통신간 데이터의 동기화 과정과 동기화된 데이터를 안전하게 처리하여 전송할 수 있는 유.무선 데이터 동기화 전송 시스템을 설계한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.7
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• pp.999-1008
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• 1993

동기추적 루프는 수신된 확산 부호의 동적 파형에 대한 추적을 수행함에 있어 AWGN 존재 하에서 낮은 동기추적 지터를 목적으로 설계되며, 전송지연에 대한 효율적인 추적을 위한 루프의 대역폭이 요구된다. 본 논문에서는 지연동기루프의 최적 설계를 위한 대역통과필터의 대역폭에 대하여 고찰하였다. NRZ 데이타의 경우 단극, 쌍극 및 이상적 Butterworth 대역통과 필터를 채용한 비코히어런트 BLL의 재곱손실을 구하였으며, 이를 통해 루프의 동기추적 지터를 최소화하는 대역통과필터의 최적의 대역폭을 주어진 데이타율과 수신비트에너지대 잡음밀도비에 대해 구하였다. 결과로서 NRZ 데이타의 경우 합리적인 대역통과필터의 최적대역폭이 존재함을 알 수 있으며, 아울러 DLL의 동기추적 지터에 대한 성능은 사용된 필터의 종류에 대해서는 비교적 민감하지 않음을 알 수 있다.