• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.955-958
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• 2003

본 논문에서는 개방형 파이프라인 구조를 이용한 8비트 500Msamples/s ADC를 제안하였다. 8-비트의 해상도에 적합하면서 전력 소모가 적은 5 단 파이프라인 구조로 설계하였으며, 고속 동작에 적합하게 MUX 스위치에서 선택한 신호를 인터폴레이션하는 개방형 구조를 채택하였다. 전력 소모와 전체 칩 면적을 줄이기 위해서, 각 단에서 필요한 신호의 수를 줄이도록 설계하였다. 설계된 ADC 는 3 개의 신호를 이용하여 구현 함으로서 각 단에서의 증폭기 수틀 줄일 수 있었다. 또한 1.8V 의 낮은 전원 전압에 의한 작은 입력 범위에서 8-비트의 해상도를 만족하기 위해서 Offset Cancellation 기법을 사용하였다. 제안된 ADC 는 0.18μ m 일반 CMOS 공정을 이용하여 설계되었으며 시뮬레이션 결과 500Msamples/s에서 220mW의 전력 소모를 가지며, 1.2Vp-p (Differential) 입력 범위에 대해서 약 48dB의 SNDR을(8-비트의 해상도) 가짐을 확인할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.975-978
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• 2003

본 논문에서는 비디오 신호 인터페이스를 위해 10비트 50MHz ADC 를 설계하였으며 DCL(digital-error correction logic)을 갖는 3-3-3-4 구조의 파이프라인 방식을 사용하였다. SHA(sample and hold amplifier)와 MDAC (multiplying digital-to-analog converter)에 쓰이는 증폭기는 높은 이득을 갖도록 gain-boosting 기법을 적용하였으며, 전력소모와 면적을 줄이기 위해 capacitor scaling 기법을 적용하였다. 본 ADC 는 0.35 μm double-poly four-metal n-well CMOS 공정으로 설계 및 제작하였으며, 전체 회로는 3.3V 단일 전원 전압에서 동작하도록 설계하였다. 측정 결과 5MHz 의 입력을 인가하였을 때 SNDR 은 56.7dB, 전체 전력 소모는 112mW 이며, 입출력 단의 패드를 포함한 전체 칩 면적은 2.6mm×2.6mm이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.418-418
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• 2014

나노임프린트 공정으로 제작된 동일한 형태의 패턴 구조를 변형하거나, 표면의 특성을 조절하는 것은 임프린트 공정의 응용성을 높일 수 있는 유용한 기술이다. 본 연구진은 플라즈마와 열처리를 통하여 임프린트 나노패턴의 크기를 변형하는 연구[1]와 나노구조의 형태에 따른 표면특성의 변화 연구[2]를 수행한 바 있는데, 본 연구에서는 나노임프린트 패턴의 구조 및 표면특성을 단일 칩 내에서 연속적으로 변화하도록 제작하는 방법에 관해 고찰하였다. 나노임프린트 공정으로 제작한 패턴을 반응성이 연속적으로 변화하도록 고안된 산소 플라즈마 장치에서 식각하여 구조를 연속적으로 변형하고, 전자현미경(SEM)과 원자힘현미경(AFM), 집속이온빔(FIB) 등을 통해 표면과 단면을 확인하였으며, 구조변형 이후의 후처리에 따른 접촉각 등의 변화를 관찰하여 임프린트 나노구조 패턴 표면의 화학적 특성을 조절하는 방법을 탐구하였다. 본 연구 결과는 단일한 모 패턴으로부터 다양한 크기의 패턴을 제작하고 화학적 특성을 조절하는 것이 가능함을 보이는 것으로서, 향후 이러한 연속적 변화를 갖는 미세구조를 이용하여 혼합 물질의 분리 및 바이오 물질의 검출 등에 응용할 수 있을 것으로 기대된다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2009년도 정보통신설비 학술대회
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• pp.81-85
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• 2009

본 논문은 VoIP, IPTV, VoD 등의 실시간 서비스 품질을 네트워크 노드에서 모니터링함으로써네트워크에서 발생한 품질이상을 분석할 수 있는 스위치 칩을 설계하였다. 인터넷 서비스의 특성상 단대단 서비스에 기반한 실시간서비스는 품질이상이 발생한 위치를 정확하게 분석할 수 없기 때문에 유지보수에 어려움이 있다. 이러한 문제를 해결하기 위해 본 논문에서는 실시간서비스에 해당하는 플로우를 등록하고 해당 플로우가 장치내에서 발생한 패킷손실, RTP 시퀀스 넘버를 참조하여 이전 장치에서의 패킷손실, 패킷의 IAT(Inter Arrival Time), 대역폭, 그리고 장치내 지연을 실시간으로 측정할 수 있는 기능을 가진 AVB(Audio/Video Bridge)칩을 구현하기 위해 IEEE802.1AS를 기만한 시간동기 프로토콜의 정확성을 시뮬레이션하고, FPGA를 이용하여 구현한 AVB 스위치칩에서 타임스템프의 정확성을 확인함으로써 실시간서비스의 품질을 네트워크에서 실시간으로 모니터링 할 수 있는 가능성을 확인하였다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.117-122
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• 2006

본 논문에서는 MB-OFDM 방식의 초광대역 시스템 응용을 위한 단일 단 cascode 구조의 CMOS 저잡음증폭기를 설계하였다. 광대역 ($3.1GHz\~4.9GHz$) 입력 매칭은 칩 면적과 잡음지수를 줄이기 위해 간단한 대역 통과 필터를 사용하여 수행하였다. $0.18{\mu}m$ CMOS 공정변수를 사용하여 모의실험 한 결과, 설계된 증폭기는 9.7dB의 최대 이득, $2.1GHz\~7.1GHz$의 3dB 대역폭, 2dB의 최소잡음지수, -2dBm의 IIP3, -11.8dB 이하의 입력 반사 손실 특성을 보이며, 1.8V 공급 전원전압에 25.8mW의 전력을 소모한다. 칩면적은 패드를 포함해서 $0.74mm^2$이다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.77-84
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• 2007

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 이용하여 서브샘플링 직접변환방식 RF 수신기용을 위한 광대역 저잡음 증폭기를 구현하였다. 인버터-형태의 트랜스임피던스 입력단과 3차의 Chebyshev 매칭네트워크를 사용함으로써, 제안한 광대역 저잡음 증폭기 회로는 5.35GHz의 대역폭, $12\sim18dB$의 전력이득, $6.9\sim10.8dB$의 NF, 대역폭 내에서의 -10dB 이하의 입력 임피던스 매칭과 -24dB 이하의 출력 임피던스 매칭을 얻었다. 제작한 칩은 1.8V 단일 전원전압으로 부터 32.4mW의 전력소모를 가지며, $0.56\times1.0mm^2$의 칩 사이즈를 갖는다.

• 정보처리학회논문지B
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• 제9B권6호
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• pp.715-726
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• 2002

이 논문에서는 범용 DSP칩인 ADSP2181를 사용하여 프랙탈 알고리즘 기반의 영상 부호화기를 설계 제작하였다. 제작된 부호화기는 고정소수점을 지원하는 Analog Device사의 ADSP2181 두 개를 사용하여 구현되었고, 영상부호화는 3단계의 파이프라인 구조에 의해 이루어진다. 첫 번째 파이프라인단인 영상 획득부는 NTSC표준 영상 신호로부터 디지털 영상 데이터를 획득하여 프레임 메모리에 저장한다. 두 번째 단에서의 주제어부에서는 영상 데이터를 프랙탈 알고리즘을 이용하여 부호화를 수행한다. 마지막 단인 출력 제어부는 부호화된 영상 계수를 RS422 포트를 통하여 출력하도록 한다. 설계 제작된 프랙탈 영상 부호화기의 성능은 QCIF 영상 포맷에서 정지영상에 대하여 초당 10프레임 이상의 부호화 속도를 얻었다. 프랙탈 알고리즘을 이용하여 프레임간 중복성을 이용한 영상 부호화시에는 초당 평균 30 프레임 이상의 부호화속도를 얻을 수 있었다.

• 전자공학회논문지S
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• 제35S권9호
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• pp.19-27
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• 1998

본 연구에서는 E-GSM 단말기용 RF Transceiver 칩의 송신부에 대한 회로설계 및 시뮬레이션, 공정 및 제작, 평가를 수행하였다. AMS社의 0.8${\mu}m$ BiCMOS 공정으로 제작된 RF-IC 칩은 $10 {\times} 10mm$ 크기의 80 pin TQFP로 제작되었으며, 3.3V에서 동작하고 양호한 RF 특성을 보였다. 본 논문에서는 IF/RF 상향변조 주파수 혼합기, IF/RF polyphase, 전치증폭기 등을 포함하는 송신부의 개발 결과를 서술하고자 한다. 송산단의 측정결과 E-GSM RF 송신단 주파수인 880~915MHz에서 양호하게 동작하며, 소비전류는 71mA이고 총출력은 8.2dBm으로 측정되었다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.15-20
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• 2012

본 논문에서는 $0.13{\mu}m$ CMOS 공정을 이용하여 초고속 디지털 인터페이스 응용을 위한 5-Gb/s 광 수신기를 구현하였다. 전치증폭기인 TIA 내에는 낮은 전원전압에서도 동작이 가능한 개선된 RGC 입력구조를 사용하였고, 리미팅 증폭기 내에서는 interleaving 능동피드백 기법 및 소스 디제너레이션 기법을 활용하였다. 이로써, 제안한 광 수신기의 칩 측정결과, $72dB{\Omega}$ 트랜스임피던스 이득, 4.7GHz 대역폭, 및 400mVpp 차동 출력전압 스윙레벨을 얻었다. 또한, 단일 1.2V 전원전압에서 66mW의 낮은 전력을 소모하며, 칩 면적은 $1.6{\times}0.8mm^2$ 이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.281-284
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• 2008

본 논문에서는 멀티미디어 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 구현된 플랫폼은 32비트 OpenRISC1200 마이크로프로세서, WISHBONE 온 칩 버스, VGA 제어기, 디버그 인터페이스, SRAM 인터페이스 및 UART로 구성된다. 32 비트 OpenRISC1200 프로세서는 명령어 버스와 데이터 버스가 분리된 하버드 구조와 5단 파이프라인 구조를 가지고 VGA 제어기는 메모리로부터 읽은 이미지 파일에 대한 데이터를 RGB 값으로 CRT 혹은 LCD에 출력한다. 디버그 인터페이스는 플랫폼에 대한 디버깅 기능을 지원하고 SRAM 인터페이스는 18비트 어드레스 버스와 32비트 데이터 버스를 지원한다. UART는 RS232 프로토콜을 지원하는 시리얼 통신 기능을 제공한다. 본 플랫폼은 Xilinx VIRTEX-4 XC4VLX80 FPGA에 설계 및 검증되었다. 테스트 코드는 크로스 컴파일러로 생성되었고 JTAG 유틸리티 소프트웨어와 gdb를 이용하여 패러럴 케이블을 통해 FPGA 보드로 다운로드 하였다. 이 플랫폼은 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현 되었으며 100MHz 클록에서 동작함을 확인하였다.