• The Transactions of the Korea Information Processing Society
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• v.5 no.8
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• pp.2164-2178
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• 1998

본 논문에서는 한 사이클에 여러 개의 명령들이 다중 이슈되어 명령어 수준에서 병렬처리되는 ILP 프로세서의 성능을 측정하고 평가하는 시스템을 개발한다. 개발되는 시스템은 C 컴파일러와 시뮬레이터로 구성된다. C 컴파일러는 C 소스 프로그램을 입력으로 받아 3-주소 코드형태의 중간언어를 생성한다. 생성된 중간언어는 ILP 프로세서의 환경 파라미터와 함께 시뮬레이터에 입력되어 시뮬레이션된 후 메모리 내용, 수행된 클럭 수 및 명령 트레이스, 수행된 명령들의 동적 빈도수, 분기명령의 예측률, profiling 정보 등을 생성한다. 개발된 성능측정 시스템의 동작 검증을 위하여 순차이슈 되어 정적으로 스케쥴링 되는 조건실행 방식의 성능과 분기처리 방식의 성능을 측정하여 분석한다.

• The KIPS Transactions:PartA
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• v.12A no.2 s.92
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• pp.145-150
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• 2005

Recently, many Processor manufacturers have implemented simultaneous multi treading technology, which can simultaneously execute independent threads in one processor cycle, as a way of increasing processor efficiency, ana one particular example is Hyper Threading. Hyper Threading technology, which enables many logical processors to reside a physical processor, differs from the current multiprocessing environment which has many independent processors, and calls for a particular work assignment method optimized for Hyper Threading environment Thus, in this paper, We have proposed a scheduling algorithm compatible with Hyper Threading technology and analyzed its performance using various methods. As a result, we shall expect its efficient performance by properly understanding and managing Hyper Threading system.

• Proceedings of the Korea Society for Simulation Conference
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• 2003.06a
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• pp.85-88
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• 2003

본 논문에서는 다중 프로세서 시스템에서 부하를 재분배할 때 소요되는 통신비용을 줄이기 위한 알고리즘을 제안한다. 또한 시뮬레이션을 이용하여 제안된 알고리즘의 성능을 기존의 알고리즘과 비교한다. 제안하는 알고리즘에서는 되도록 많은 수의 링크가 부하 평형에 참여 할 수 있도록 한다. 이를 위하여 부하 이동량 계산시에 각 프로세서는 자신과 연결된 모든 링크를 이용하여 부하 평형을 시도한다. 그리고 한 번의 링크를 통해 이동되는 부하 량을 단위 량으로 제한시키는 대신에 반복적인 방법으로 부하 이동량을 계산한다. 시뮬레이션은 8$\times$8, 10$\times$10, 12$\times$12, 14$\times$14, 16$\times$16개의 프로세서를 갖는 메쉬 구조에서 실시하였다. 시뮬레이션 결과 기존의 알고리즘에 비하여 전체 부하 이동량은 약 30%, 부하 이동 시간은 약 70% 감소함을 보였다.

• Journal of the Korean Institute of Intelligent Systems
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• v.18 no.3
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• pp.323-328
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• 2008

This paper presents a Digital Signal Processor achieving high through-put for both decision intensive and computation intensive tasks. The proposed processor employees a multiplier, two ALU and load/store. Unit as operational units. Those four units are controlled and works parallel by superscalar control scheme, which is different from prior DSP architecture. The performance evaluation was done by implementing AC-3 decoding algorithm and 37.8% improvement was achieved. This study is valuable especially for the consumer electronics applications, which require very low cost.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.113-115
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• 1998

다중프로세서 환경에서 타스크들을 할당해주는 중앙 프로세서를 두고 Laxity를 기반으로 긴급타스크를 선택하여 스케쥴링을 수행한다. 중앙프로세서는 프로세서들의 슬랙시간과 각 프로세서의 Local큐에 대기하고 있는 비주기적 타스크의 총 수행시간 등의 상태정보를 수집 분석하여, 타스크의 실행시간에 가장 적합한 프로세서를 선xor하여 할당한다. 또한 타스크 특성에 따라 주기적 타스크와 비주기적 타스크로 나누고 주지적 타스크는 마감시간을 지키는 범위 내에서 최대한 수행시간을 연기 시켰다. 시뮬레이션 결과 Overload(마감시간을 지키지 못하는 타스크)수의 감소와 빠른 응답시간을 제공함을 알 수 있었다.

• Journal of KIISE:Computer Systems and Theory
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• v.33 no.5
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• pp.297-305
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• 2006

Trace-driven simulation is widely used for measuring the performance of a microprocessor in its initial design phase. However, since it requires much time and disk space, the statistical simulation has been studied as an alternative method. In this paper, statistical simulations are performed for a high performance superscalar microprocessor with a perceptron-based multiple branch predictor. For the verification, various hardware configurations are simulated using SPEC2000 benchmarks programs as input. As a result, we show that the statistical simulation is quite accurate and time saving for the evaluation of microprocessor architectures with multiple branch prediction.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.30 no.7
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• pp.144-149
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• 2002

This paper presents a technique for real time multiprocessor parallel processing to develop an avionic system computer(ASC) which integrates the avionics control, navigation and fire control, cursive and raster graphic symbol generation into one line replaceable unit. The proposed method has optimal performance by adopting a logically asymmetric structure between four 32bit RISC processors based on the master-slave multiprocessing, a tightly coupled interaction level with the time shared common bus and global memory, and an efficient bus arbitration algorithm. The ASC has been verified through a series of flight tests. The relevant tests also have been rigorously conducted on the prototype ASC such as electrical test, environmental test, and electromagnetic interference test.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.5 no.2
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• pp.137-140
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• 2004

다중 프로세서 시스템이 개발됨에 따라, 새로운 일정계획문제, 하나의 작업이 하나이상의 기계에 의해 동시에 처리되어야 하는 문제가 대두되었다. 이 연구에서는 선행관계를 가진 이러한 다중 프로세서 일정계획문제에 대해 다루어 보았다. 이 연구의 목적은 makespan을 최소화하는 일정계획을 찾는 것이다. 일반적으로 Branch and Bound 기법을 이용하여 선행관계를 가진 다중 프로세서 일정계획문제의 최적해를 찾았는데, 해의 탐색시간이 너무 오래 걸린다는 단점이 있었다. 본 연구에서는 짧은 시간 내에 최적해와 가까운 근사해를 simulated annealing(SA)방법을 이용하여 구해보았다. SA의 성능을 측정하기 위하여, SA의 CPU 처리시간과 구한 근사해를 40개의 예제문제를 통하여 Kramer의 방법의 CPU 처리시간과 최적해와 비교해 보았다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.10
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• pp.848-860
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• 2000

본 논문에서는 한 번에 여러 개의 명령어를 이슈할 수 있는 다중 이슈 프로세서(in-order, multiple-issue processors)에 대해 최악 실행시간을 분석하는 기법을 제시한다. 명령어들의 이슈 형태를 분석하기 위해서 명령어들 사이의 의존성 간계를 표현하는 IDG(Instruction Dependence Graph)라고 하는 자료구조를 사용한다. 이 자료구조로부터 각 명령어들의 이슈간 거리 범위를 구하고, 프로그램의 계층적인 분석 과정에서 점차로 더 정확한 이슈간 거리 범위로 갱신한다. 프로그램의 최악 실행시간은 최종적으로 얻어진 프로그램 전체에 대한 IDG를 분석하여 얻은 명령어들의 이슈간 거리 범위로부터 계산한다. 제안하는 기법을 구현한 시간 분석기를 사용하여 실험한 결과, 논문에서 사용한 다중 이슈 프로세서 모델에 대해서 정확하게 다중 이슈 형태를 분석할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.44 no.4 s.316
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• pp.101-108
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• 2007

Parallel processing algorithms, coupled with advanced networking and distributed computing architectures, improve the overall computational performance, dependability, and versatility of a digital signal processing system In this paper, novel parallel algorithms are introduced and investigated for advanced sonar algorithm, conventional matched-field processing (CMFP). Based on a specific domain, each parallel algorithm decomposes the sequential workload in order to obtain scalable parallel speedup. Depending on the processing requirement of the algorithm, the computational performance of the parallel algorithm reveals different characteristics. The high-complexity algorithm, CMFP shows scalable parallel performance on the array of DSP processors. The impact on parallel performance due to workload balancing, communication scheme, algorithm complexity, processor speed, network performance, and testbed configuration is explored.