본 논문에서는 기생 소자의 커플링 현상을 이용하여 다중 대역 특성을 나타내기 위한 평면형 모노폴 안테나를 설계 및 제작하였다. 제안된 안테나는 단일 공진이 발생하는 사각 패치를 기본으로 다중 대역 특성을 얻기 위해 기생 소자를 삽입하였다. 기생 소자는 안테나 크기의 소형화와 다중 공진 특성을 나타내기 위해 스파이럴 구조를 사용하였으며, 각각의 설계 파라미터들을 이용하여 주파수 특성을 최적화 시켰다. 또한, via-hole을 통해 접지면에 연결된 L자 형태의 공진기를 급전선 양쪽에 삽입함으로써 서비스 대역 이외에 사용되지 않는 주파수 대역을 차단하였다. 사용된 기판은 크기가 $40{\times}60{\times}1mm^3$이고, 비유전율 4.4인 FR-4 기판 위에 설계되었으며, 급전은 임피던스 $50{\Omega}$의 마이크로스트립 선로를 사용하였다. 측정 결과, 1.714~2.496 GHz, 2.977~4.301 GHz, 4.721~6.315 GHz 대역에서 -10 dB 이하의 반사 손실 특성을 나타냈으며, 전방향의 방사 패턴을 나타냈다.
본 논문에서는 다중프로세서 시스템 온 칩 설계를 효율적으로 하기 위한 한 설계 방법론 및 환경을 제시한다. 본 논문에서 제시하는 설계 환경은 SystemC로 작성된 프로세스 네트워크 모델을 입력으로 한다. 프로세스 네트워크 모델은 뛰어난 모델링 파워를 가지고 있지만 정적 분석이 불가능하기 때문에 시스템의 성능을 미리 예측하기가 힘들다는 단점이 있어서 실시간 시스템을 설계할 때 심각한 문제를 발생할 수도 있다. 따라서 본 논문에서는 이를 보완하기 위해서 주어진 프로세스 네트워크 모델을 자동으로 정적 분석이 가능한 모델로 바꾸는 방법을 제시한다. 또한, 설계 과정에서 초기에 효율적인 설계 공간 탐색을 위해서는 애플리케이션을 어떻게 타켓 아키텍처에 잘 매핑할 지 결정하는 문제가 아주 중요하다고 할 수 있다. 따라서 본 논문에서는 효율적인 매핑을 할 수 있도록 하는 알고리즘을 제시한다. 매핑 과정에서 정적 스케줄링 방법을 사용하여 시스템의 성능을 예측하게 되는데 본 논문에서 제시하는 알고리즘은 단일 버스 구조뿐만 아니라 다중 버스 구조에서도 성능 예측이 가능하도록 한다. 실험에서는 본 논문에서 제시한 방법으로 여러 멀티미디어 예제를 가지고 그들의 프로세스 네트워크 모델들이 성공적으로 정적 분석이 가능한 모델로 자동 변환됨을 보이고 이전 연구들과 비교하여 매핑 알고리즘의 효율성을 보인다.
전진익 항공기는 평익 항공기와 비교하였을 때 우월한 공력 특성을 갖고 있다. 그러나 전진익 항공기는 종래의 주익에 비하여 낮은 발산 속도를 갖고 있게 되고, 이는 설계 단계에서 필수적으로 고려하여야 한다. 이러한 문제를 해결하기 위하여 공력탄성학적 테일러링에 대한 연구가 이루어졌다. 적층 판의 최적의 적층 배열을 찾기 위해선 반복적인 계산이 필요하고 이를 위하여 모델링이 용이하고 계산 효율성이 우수한 1차원 보 축소 해석을 수행한다. 해석을 위하여 다물체 동역학 프로그램인 DYMORE를 사용하였고 이를 해석해와 비교하였다. 또한 NACA0015 형상의 다중 셀 구조 단면을 해석하기 위하여 상용 프로그램 VABS를 사용하였고 전진익 항공기의 날개를 보다 현실적으로 해석하기 위하여 oblique 기능을 사용하였다. 공력탄성학적 테일러링을 통하여 얻은 최적의 발산 속도는 238.9m/s이고 이는 기존에 동일 중량, 단일 방향으로 적층한 날개에 비하여 42% 가량 개선된 수치이다. 하지만 공력탄성학적 테일러링이 부주의하게 적용할 경우 기존 단일 적층 날개에 비하여 오히려 감소된 발산 속도를 가질 수 있음을 확인하였다.
본 논문에서는 무선 통신시스템에서 클래스간 비례지연 서비스를 위한 Flow Based Waiting Time Priority (FB-WTP) 스케쥴러를 제안한다. 기존의 스케쥴러는 클래스 단위로 동작하는 유선망의 구조를 그대로 사용하나, 제안된 FB-WTP 스제쥴러는 이와 달리 플로우 단위로 동작을 하며, 네트웍크 운영자가 입력한 클래스간 목표 큐잉 지연 비율은 기존 알고리즘과 같이 거의 동일하게 만족 시키면서도 클래스별 평균 큐잉 지연 성능은 월등히 향상 되었다. 이것은 각 플로우의 채널 환경이 동적으로 변화는 무선 환경에서 FB-WTP는 다중 플로우 다이버시티 효과를 최대한 이용 하기 때문이다. 또한 기존 알고리즘들에서 발생 할 수 있는 HOL 패킷 블록킹 문제가 발생하지 않는다. 성능평가를 위한 모의 실험에서 다중 채널 상태를 고려한 Look-ahead Waiting Time Priority (LWTP) 스케줄링 알고리즘과의 비교 분석으로 제안한 FB-WTP가 클래스간 목표 큐잉 지연 비율을 만족 시킬뿐만 아니라 LWTP에 비해 클래스별 평균 큐잉 지연 특성이 향상됨을 보였다.
본 논문은 광대역 종합정보통신망 (B-ISDN)의 핵심이 되는 ATM 망에 적합한 다중 출력링크를 갖는 ATM 스위치 구조를 적용하여, 멀티미디어 트랙픽을 효과적으로 지원할 수 있는 적응적 분리 큐잉 방식의 ATM 스위칭 모델을 제안한다. 제안된 모델에서는 서로 다른 유형의 트래픽 처리에 대한 전반적인 서비스 품질(QoS)을 높이기 위해 출력 버퍼에서 두 종류의 셀(즉, 실시간/비실시간 서비스 트래픽)처리 시 동적으로 분리된 버퍼링 매카니즘을 사용한다. 또한 여기에 적용할 ATM 스위치는 베처-배니안 망을 기본으로 하지만 셀 충돌문제를 해결하기 위해 이와는 다른 위상과 다른 제어기법을 사용하고 있다. 제안된 동적 분리 큐잉 매카니즘의 성능 평가를 위해 분석적 모델링과 함께 시뮬f레이션을 수행하였으며, 제시된 성능분석 결과는 제안된 큐잉전략이 다중출력 링크를 갖는 ATM 스위치에 매우 적합하며, 멀티미디어 트랙픽에 대한 QoS 요구사항을 보장할수 있음을 보여준다.
IP 네트워크에서, 네트워크 리소스를 효과적으로 이용하기 위해 다양한 형태의 트래픽들이 통계적으로 다중처리 되고 있다. DiffServ-aware-MPLS는 서로 다른 QoS(Quality of Service) 요구를 가지는 통신서비스의 대부분을 지원한다. QoS 구조 기반인 DiffServ-aware-MPLS는 IP 네트워크에서 QoS를 보장하는 다중서비스를 가능하게 한다. 그러나 QoS를 보장하기 위한 IP 네트워크 관리 방법은 여전히 큰 이슈가 되고 있다. 이 논문에서는, 정책과 큐잉 그리고 스케줄링을 이용한 DiffServ-aware-MPLS 버퍼 관리 기법을 제안한다.
이 논문에서는 각기 다른 스케일에서 각각의 구조를 띤 텍스처를 합성하는 기법을 제안한다. 우리의 기법은 GPU로 실시간으로 수행되는 병렬 텍스처 합성 기법에 기반을 두었다. 새로 도입된 좌표 변환 연산자를 이용하면 이미 합성된 좌표 맵을 다른 스케일의 입력 텍스처로의 좌표 공간으로 변환할 수 있다. 이 연산자는 작은 룩업 테이블로 미리 연산될 수 있기 때문에 본 기법을 도입함으로써 생기는 오버헤드는 매우 적다. 우리의 업샘플 기법은 텍스처가 두드러전 이미지의 해상도를 높일 때 특히 유용하다. 그리고, 우리의 기법을 이용하여 저해상도 컨트롤 이미지를 이용한 텍스처 디자인도 가능하다. 이 디자인 툴은 지형을 특정한 스타일로 디자인하는 데에 유용하며 일반적인 높낮이 조절 브러시를 이용할 수 있으므로 직관적이다.
버스트 제어 정보와 버스트를 offset 시간으로 분리하여 전송하는 광 버스트 스위칭 망에서 버스트 충돌 발생은 서비스 품질 저하를 초래하며 이러한 현상은 버스트 크기가 클수록 더욱더 심각해진다. 그러므로 노드에서 버스트 충돌 방지를 위한 효과적인 예방 대책이 반드시 수립되어야 한다. 그러나 현재 광 버스트 스위칭 망에서 제시되고 있는 버스트 충돌에 대한 다양한 접근 방법들은 버스트 충돌 발생 후 이를 해결하기 위한 방안으로 제시되고 있다. 그러나 본 논문에서 제안한 기법은 Ingress 에지 노드에서 부 반송파 다중화 기술을 이용하여 버스트 전송 크기를 줄임으로써 코어 망에서 스케줄링 시 발생할 수 있는 버스트 충돌 확률을 미리 예방하는 방법이다. 이를 위해 본 논문에서는 부 반송파 다중화 기한의 광 버스트 스위칭 망에서 버스트 생성과 전송을 위한 모듈구조와 기법을 제안하였다. 또한, 제안된 기법에 대해 파장 개수와 부 반송파 개수에 따른 버스트 손실률, 처리율 및 총 용량 관점에서 성능 평가를 실시하였다.
본 논문에서는 UHF 대역 RFID 수동형 태그의 디지털 회로부 구현을 위한 VHDL 설계과정을 보인다. 태그의 동작은 EPCglobal Class1 Gen2 표준을 지원하며 합성과 구현과정을 거친 타이밍 시뮬레이션 결과를 통해 검증하였다. 수 미터의 인식거리로 인해 Frame-Slotted Aloha를 사용하는 환경에서, 단위시간당 태그 인식률을 향상시키기 위해서는 리더 명령에 대한 빠른 처리와 응답을 할 수 있는 디지털 회로 설계가 필요하다. 본 설계는 Pipeline 처리 구조를 기반으로 직렬 입력 신호에 대한 응답지연의 최소화를 목표로 하였다. 또한, 효율적인 다중 접속 명령들의 처리와 태그의 데이터 전송 속도의 오차를 낮추기 위해 리더의 Preamble과 PIE 디코딩을 위한 샘플링 과정을 제안하였다. FPGA 검증을 위한 Place & Route 후 다중 태그 상황을 감안한 테스트 벤치 시뮬레이션 결과, 표준상의 최대 송수신 데이터 전송 속도에서 디코딩 및 인코딩 을 위한 최소 요구 시간 보다 빠른 처리 결과를 확인 할 수 있었다.
인터넷상에서의 전자상거래의 중용성과 복잡성이 증가함에 따라 상거래과정을 통해 소비바와 공급자 양쪽을 다 효율적으로 지원할수 있는 지능형 소프트웨어 에이전트에 대한 관심과 요구가 급속도가 늘어나고 있다. 이러한 에이전트를 기반으로 한 지능형 전자상거래를 실현하기 위해서는 상품정보의 표준적 온토로지의확립. 메시지 교환 및 교섭을 위한 포로토콜의 정의와 중계기술의 기반기술을 바탕으로 다 중에이전트기반의 전자상거래시스템이 필요하다. 본 논문에서는 에이전트 기반의 전자상거래를 위한 개방형 기반구조의 하나로 지능형 전자상거래시스템,. ICOMA를 제안한다. 구체적으로 6종류의 에이전트기반의 전자상거래시스템의 구보와 에이전트간 상호교섭 및 상호 통신을 위한 포로토콜, 개인적응형 상품검색 및 필터링 기능을 제안, 설계, 구현하였고, 실험을 통해 그 유효성을 확인하였다.
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[게시일 2004년 10월 1일]
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