• Electronics and Telecommunications Trends
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• v.12 no.1 s.43
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• pp.15-25
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• 1997

적어도 20~30년 내에 완전한 ATM 망이 운용되기 위해서 음성 및 데이터와 같은 기존 협대역 통신뿐 아니라 대화형 TV같은 새로운 타입의 광대역 통신이 가능한 대용량 시스템이 요구되므로, 기존의 일반적인 ATM 교환기의 다중프로세서 시스템 구조 및 특성을 살펴보고, 초고속 정보 통신망 환경에 부합되는 대용량 ATM 시스템을 위한 새로운 다중프로세서의 구조를 고찰함으로써 미래의 시스템 설계 방향을 제시한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.113-115
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• 2000

n개의 동일한 프로세서 상에서 m개의 주기적인 태스크들의 적합한 스케줄을 구하기 위한 알고리즘을 제시한다. 정수이하의 작은 시간으로 태스크의 실행시간이 잘라질 수 있다는 가정 하에 태스크 집합은 기본 스케줄링 알고리즘을 통해서 부분적인 스케줄을 얻고 정수 화를 위한 다중프로세서 스케줄링 알고리즘으로 적합한 스케줄을 구성한다. 또한 태스크들에 대한 활용도의 합이 n보다 작거나 같다는 조건은 실시간 다중프로세서 시스템에서 주기적인 태스크 집합에 대한 적합한 스케줄을 구성하기 위한 필요.충분조건임을 보여준다.

• Proceedings of the Korea Society for Simulation Conference
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• 1992.10a
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• pp.2-2
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• 1992

최근 여러 분야에서 컴퓨터의 용도가 확산되고 더 높은 computing power에 대한 요구가 증가함에 따라, 컴퓨터의 성능을 향상시키기 위하여 프로세서의 고속화와 함께 시스템 구조의 개선을 위한 많은 연구가 진행되고 있다. 한 시스템내에 여러 개의 CPU들이 존재하는 다중프로세서 시스템(multiprocessor system) 구조를 가진 슈퍼미니급 중형 컴퓨터들은 상호연결망으로서 버스(bus) 방식을 많이 채택하고 있다. 버스 구조는 하드웨어가 간단하여 구현이 용이하지만, 여러 개의 시스템 지원들(프로세서들, 기억장치 모듈들 및 입출력 모듈들)이 버스를 공유하기 때문에 경합으로 인한 지연 시간이 발생하게 된다. 이러한 지연 시간으로 인한 성능 저하를 개선하는 방법으로는 버스 수의 증가와 최적 통제 프로토콜의 설계가 있다. 본 연구에서는 여러 개의 버스를 가진 다중프로세서 시스템에서 4가지 대표적인 버스 중재 프로토콜들에 대해 성능을 분석, 비교하여 최적 프로토콜을 제시하고자 한다. 이러한 대규모 하드웨어에 의하여 구현되는 시스템에서 주요 설계 요소들에 따른 시스템 성능 분석과 비교는 설계 단계에서 필수적인 과정이다. 그러나 하드웨어를 만들어서 분석하는 방법은 시간과 비용이 많이 소요되기 때문에 소프트웨어 시뮬레이션 방법이 널리 사용되고 있다. 본 연구팀에서는 시뮬레이션 전용언어인 SLAM II를 이용하여 다중프로세서 시스템의 시뮬레이터를 개발하고, 버스중재 프로토콜(bus arbitration protocol)을 용이하게 변경할 수 있도록 하여 각각의 성능을 비교하였다. 이 연구에서 비교된 프로토콜들은 고정-우선순위 방식(fixed-priority scheme), FIFO(first-in first-out) 방식, 라운드-로빈 방식(round-robin scheme), 및 회전-우선순위 방식(rotating-priority scheme) 등이다. 실험은 시스템의 주요 요소들인 프로세서와 기억장치 모듈 및 버스의 수들을 변경시킴으로써 다양한 시스템 환경에 대한 분석을 시도하였다. 작업 부하가 되는 기하장치 액세스 요구간 시간가격(inter-memory access request time interval)은 필요에 따라서 고정값 또는 확률 분포함수를 사용하였다. 특히, 실행될 프로그램의 특성에 따라 각 프로토콜의 성능이 다르게 나타날 수 있음을 검증하였으며, 기억장치의 지역성(memory locality)에 대한 프로토콜들의 성능도 비교하였다.

• Journal of the Korea Society of Computer and Information
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• v.4 no.1
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• pp.68-75
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• 1999

In this paper, we propose a Baysian method estimating system reliability which is more effective and precise than conventional methods using prior information. This technique estimates system reliabilities that an entire system and multiprocessing system is normally working in multiprocessor system and multiple port connected memory architecture. The reason is why internetwork with multiprocessor system is mainly connected as multiple bus structure, crossbar switching structure and multiport connected memory structure.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.334-336
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• 2002

본 논문에서는 스타그래프 다중처리시스템을 위한 새로운 프로세서 할당방범을 제안한다. 기존의 할당방법은 프로세서 단편화로 인해 작업을 처리할 서브스타를 형성하지 못하면 프로세서 할당이 지연되는 문제점이 있었다. 이러한 할당 지연은 작업의 대기시간을 증가시키고 시스템의 성능 향상을 제한한다. 본 논문에서 제안하는 할당방법은 프로세서 할당 지연이 발생하면 동적할당테이블을 사용하여 단편화된 프로세서의 주소론 재생성한다. 새로운 주소의 프로세서들로 가용 서브스타를 형성하여 할당함으로써 작업의 대기시간을 줄이고 프로세서 단편화를 최소화한다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.61-63
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• 2005

분산 메모리에 기반한 다중 프로세서 시스템은 기존의 중앙 집중형 메모리 구조의 단점인 메모리 접근의 병목현상을 극복하고 프로세서와 메모리의 부가에 따라 메모리 대역폭을 확장시킬 수 있는 구조로써 최근의 다중 프로세서 시스템 구조의 주류로 대두되고 있다. 다중 프로세서 시스템의 성능은 메모리 접근 지연에 의하여 제한 받고 있는데 이러한 이유는 프로세서의 동작 주파수 속도에 비하여 메모리의 접근 지연이 수십 배 이상이 되기 때문이다. 특히 분산 메모리 다중 프로세서 시스템에 있어서 메모리 접근은 지역 메모리 접근과 원격 메모리 접근의 두 가지 유형으로 나눌 수 있는데 이 중 원격 메모리 접근 지연은 시스템의 상호 접속망 구조에 따라 지역 메모리 접근 지연에 비하여 수 배 내지 수십 배에 이르고 있다. 본 논문에서는 분산 메모리 다중 프로세서 시스템에서 상호 접속 망의 구조에 따라 원격 메모리 접근 간에도 시간 지연의 차이가 있음에 착안하여 원격 메모리 접근 시간 지연에 따른 최적화 된 원격 캐시 관리 정책을 제시하며 각 상호 접속 망의 구조에 따라 이러한 캐시 관리 정책에 의한 성능 향상의 정도를 측정한다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.41 no.7
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• pp.63-73
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• 2004

This paper proposes an efficient centralized sin91e buffer management algorithm to arbitrate access contention mon processors on the multi-processor system for high-speed Packet filtering and proves that the algorithm provides reasonable performance by implementing it and applying it to a real multi-processor system. The multi-processor system for parallel packet filtering is modeled based on a network processor to distribute the packet filtering rules throughout the processors to speed up the filtering. In this paper we changed the number of processors and the processing time of the filtering rules as variables and measured the packet transfer rates to investigate the performance of the proposed algorithm.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.494-499
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• 2008

임베디드 시스템이 주목받으면서 개발상의 편의를 위해 시스템 시뮬레이터가 다양한 용도로 사용되고 있다. 시스템이 복잡해지고 소프트웨어의 규모가 커지면서 이러한 시스템 시뮬레이터들에 있어 그 성능은 매우 중요한 이슈가 되고 있는데, 본 논문에서는 공유 메모리를 사용하여 통신하는 다중 프로세서 시스템에서 동기화 횟수를 줄이는 방법을 제안하고 이를 기반으로 한 다중 프로세서 시스템 시뮬레이터를 개발하였다. 이 시뮬레이터는 프로세서 시뮬레이터의 내부를 크게 고치지 않고 공유 메모리 접근만을 가로채 동작이 가능하므로 쉽게 다양한 종류의 프로세서를 연결할 수 있는 확장성 역시 가지고 있다. 제안하는 동기화 기법과 개발된 시뮬레이터는 7개의 프로세서를 사용하여 동작하는 JPEG 인코더 예제의 구동을 통해 테스트되었으며, 이를 통해 인과율을 깨뜨리지 않고도 빠른 시뮬레이션이 가능함을 확인할 수 있었다.

• The Transactions of the Korea Information Processing Society
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• v.6 no.4
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• pp.890-900
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• 1999

In homogeneous multiprocessor systems, the task allocation algorithm which equally assigns tasks to processors if possible is generally used. But this algorithm is not suitable to accomplish to accomplish effective task allocation in heterogeneous multiprocessor systems. JSQ (Join the Shortest Queue) algorithm is often used in heterogeneous multiprocessor systems. Unfortunately, JSQ algorithm is not efficient when the differences of capabilities of processors are far large. To solve this problem, we suggest a heuristic task allocation algorithm that makes use of dynamic information such as task arrival time, task service time, and number of finished tasks. The results of simulation show that the proposed heuristic allocation algorithm improves the system performance.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.12 no.2
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• pp.62-68
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• 1998

In this paper, we proposed the design of the intelligent traffic control system by using multiprocessor architecture. The inter-processor communication of the architecture is implemented by sharing the serial communication channel. In comparing the conventional traffic control system using single processor architecture, the proposed system uses multiple processors controlling the sub systems such as the signal lights, traffic measurement unit, auxiliary signal lights and peripherals. The main processor controls the communication among the processors and the communication protocol link to the central control center at remote site. The proposed architecture reduces the load and simplifies the program of each processor and enables the real time processing of the add-on features of intelligent traffic control systems. The architecture is implemented and the common channel inter-processor communications and the real time operation is experimented .experimented .