• Journal of KIISE:Computer Systems and Theory
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• v.26 no.1
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• pp.53-63
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• 1999

ATM 네트워크에서 다양한 트래픽을 특성과 QoS 요구사항을 갖는 멀티미디어 서비스의 종단간 품질을 만족시키면서 망 자원을 효율적으로 이용하기 위해서는 가상경로(virtual path : VP) 의 적절한 배치 및 대역 할당을 통한 논리적 망의 구성, 호 접속 시의 종적 경로 설정, 그리고 그와 연계된 효율적인 동적 대역 관리가 필수적으로 요구된다. 본 논문에서는 새로운 호가 시도될 때 논리적 망의 설계에서 설정된 가상경로의 대역으로 호의 품질 요구사항을 만족 시킬수 없거나 또는 미리 설정해 놓은 가상경로연결(VP Connection) 이 존재하지 않을 경우에 물리적 링크의 잔여용량을 기반으로 적절한 가상경로를 선택하여 용량을 재조정하기 위한 최적 관리 모델로서 MHR (Minimum Hop Route), MCR(Maximum Capacity Route), 그리고 MRCR (MaxMin Residual Capacity Route)방식을 제안하고 이에 대한 최적화 정식을 제안하였다. 제안된 각 최적화 모델에 대한 해를 노드의 수가 m인 네트워크에서 O(m2)의 복잡도로 구할 수 있는 알고리즘을 제시하고 시뮬레이션을 통해 제안된 최적화 모델이 망의 성능에 미치는 영향을 평균 호 차단률 평균 이용 링크의 수 , 그리고 노드 쌍간의 호 차단률의 분산등에 의해 망 운용의 효율성과 공평성등을 비교분석하였다.

• KIPS Transactions on Computer and Communication Systems
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• v.2 no.3
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• pp.103-110
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• 2013

Logical Effort [1, 2] is a simple hand-calculated method that measures quick delay estimation. It has the advantage of reducing the design cycle time. However, it has shortcomings in designing a path for minimum area or power under a fixed-delay constraint. The method of overcoming the shortcomings is shown in [3], but it is constrained for a single logical path. This paper presents an advanced gate sizing method in multiple logical paths based on the equal delay model. According to the results of the simulation, the power dissipation for both the existing logical effort method and proposed method is almost equal. However, compared with the existing logical effort method, it is about 52 (%) more efficient in space.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.18 no.8
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• pp.361-366
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• 2017

For two given logical expressions and, when expression contains the same part of the logical expression as expression, substituting for that part of expression is called a substituted logic expression. If a substituted relation is established between the logical expressions, there is an advantage in that the number of literals used in the whole logical expression can be greatly reduced. However, if the substituted relation is not established, there is no simplification effect obtained from the substituted expression. Previous methods proposed a way to find substituted relations between logical expressions for the given logical expressions themselves, and to calculate substituted expressions if only substitution is possible. In this paper, a new method for performing substitution with addition and revision of logic terms is proposed in order to perform substitution, even though there is no substituted relation between two logic expressions. The proposed method is efficiently implemented using a matrix that finds terms to be added. Then, by covering the matrix that has added terms, substituted logic expressions are found. Experiment results show that the proposed method for several benchmark circuits can reduce the number of literals, compared to existing synthesis tools.

• Electronics and Telecommunications Trends
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• v.12 no.5 s.47
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• pp.95-106
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• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• Journal of the Korean Institute of Intelligent Systems
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• v.18 no.6
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• pp.842-848
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• 2008

This paper deal with uncertainty problem by using Type-2 fuzzy logic set for nonlinear system modeling. We design Type-2 fuzzy logic system in which the antecedent and the consequent part of rules are given as Type-2 fuzzy set and also analyze the performance of the ensuing nonlinear model with uncertainty. Here, the apexes of the antecedent membership functions of rules are decided by C-means clustering algorithm and the apexes of the consequent membership functions of rules are learned by using back-propagation based on gradient decent method. Also, the parameters related to the fuzzy model are optimized by means of particle swarm optimization. The proposed model is demonstrated with the aid of two representative numerical examples, such as mathematical synthetic data set and Mackey-Glass time series data set and also we discuss the approximation as well as generalization abilities for the model.

• The KIPS Transactions:PartA
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• v.17A no.1
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• pp.27-32
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• 2010

Logical Effort is a simple hand-calculated method that measures quick delay estimation. It has the advantage of reducing the design cycle time. However, it has shortcomings in designing a path for minimum area or power under a fixed-delay constraint. In this paper, we propose an equal delay model and, based on this, a method of optimizing power-delay efficiency in a logical path. We simulate three designs of an eight-input AND gate using our technique. Our results show about 40% greater efficiency in power dissipation than those of Logical Effort method.

• Journal of the Institute of Convergence Signal Processing
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• v.6 no.3
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• pp.134-142
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• 2005

The implementation of Multiple-Valued Logic(MVL) based on Current-Mode CMOS Logic(CMCL) circuits has recently been achieved. In this paper, four-valued Unary Multiple-Valued logic functions are synthesized using current-mode CMOS logic circuits. We properly make use of the fact that the CMCL addition of logic values represented using discrete current values can be performed at no cost and that negative logic values are readily available via reversing the direction of current flow. A synthesis process for CMCL circuits is based upon a logically complete set of basic elements. Proposed algorithm results in less expensive realization than those achieved using existing techniques in terms of the number of transistors needed. As an alternative to the cost-table techniques Universal Unary Programmable Circuit (UUPC) for a unary function is also proposed.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.460-462
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• 2005

본 논문은 통신 시스템에서 오류 검출을 위해 널리 사용되고 있는 Cyclic Redundancy Check (CRC)회로의 병렬 구현을 위한 최적화 알고리즘을 제시한다. 논리 단을 최소로 하면서 가능한 않은 공유 텀을 찾아 매핑 함으로써 속도 및 게이트 수를 줄인다. 본 논문에서는 이더넷의 32비트 CRC를 병렬로 구현하여 성능평가를 하였다. FPGA 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존의 방식에 비해 속도와 면적 모두 향상되었음을 보여준다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.4
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• pp.942-950
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• 1998

Extraction of knowledge, especially in the form of rules, from raw data is very important in data mining, the aim of which is to help users who feel the lack of knowledge in spite of the abundance of data. Logic minimization tools are ones which derive optimized knowledge given ON set and DC set. First, the parallel expansion scheme of logic minimization is extracted and used to obtain intial knowledge to get final rules, which are successfully applicable to real world data. The prototype system based on this new approach has been experimented with real world data to show that it is as practical as conventional long studied decision tree methods like C4.5 system.

• Proceedings of the Computational Structural Engineering Institute Conference
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• 2009.04a
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• pp.396-399
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• 2009

본 논문의 연구 목적은 생물의 진화 현상을 모방한 진화전략 알고리즘을 이용하여 돔형 트러스 구조물을 최적화 설계하는 것이다. 최적화 방법으로 부재 단면적의 최적화 값을 찾음으로써 최적 목적값 또는 최소 구조물 중량을 산출하는데 목적이 있다. 진화전략 알고리즘은 1960년대 중반, 실수기반 매개변수의 최적화로부터 소개되어 1970년대 많은 발전을 하였다. 진화전략은 컴퓨터 시스템 최적화 알고리즘 연구분야에서 많이 활용되며, 더불어 사용되는 유전자 알고리즘과는 다른 몇 개의 연산자를 가지고 있다. 본 논문에서는 진화전략에서 사용되는 연산자를 소개하고 연산자간의 논리 흐름과 수치예제로써 최적설계의 적합성을 확인해볼 수 있다.