• 한국정보과학회논문지:시스템및이론
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• 제26권1호
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• pp.53-63
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• 1999

ATM 네트워크에서 다양한 트래픽을 특성과 QoS 요구사항을 갖는 멀티미디어 서비스의 종단간 품질을 만족시키면서 망 자원을 효율적으로 이용하기 위해서는 가상경로(virtual path : VP) 의 적절한 배치 및 대역 할당을 통한 논리적 망의 구성, 호 접속 시의 종적 경로 설정, 그리고 그와 연계된 효율적인 동적 대역 관리가 필수적으로 요구된다. 본 논문에서는 새로운 호가 시도될 때 논리적 망의 설계에서 설정된 가상경로의 대역으로 호의 품질 요구사항을 만족 시킬수 없거나 또는 미리 설정해 놓은 가상경로연결(VP Connection) 이 존재하지 않을 경우에 물리적 링크의 잔여용량을 기반으로 적절한 가상경로를 선택하여 용량을 재조정하기 위한 최적 관리 모델로서 MHR (Minimum Hop Route), MCR(Maximum Capacity Route), 그리고 MRCR (MaxMin Residual Capacity Route)방식을 제안하고 이에 대한 최적화 정식을 제안하였다. 제안된 각 최적화 모델에 대한 해를 노드의 수가 m인 네트워크에서 O(m2)의 복잡도로 구할 수 있는 알고리즘을 제시하고 시뮬레이션을 통해 제안된 최적화 모델이 망의 성능에 미치는 영향을 평균 호 차단률 평균 이용 링크의 수 , 그리고 노드 쌍간의 호 차단률의 분산등에 의해 망 운용의 효율성과 공평성등을 비교분석하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권3호
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• pp.103-110
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• 2013

논리 노력[1, 2]의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 조건에서 논리 경로의 면적이나 전력 소비를 최소화하여 설계할 수 없는 단점이 있다. 이 단점을 보완하는 방법을 논문[3]에서 제안하였지만, 논리 경로가 하나인 회로에만 국한되어 적용할 수 있는 방법이었다. 본 논문에서는, 균형 지연 모델을 기초로, 다중 논리 경로의 회로에 적용할 수 있는 향상된 게이트 크기 결정 방법을 제한하고자 한다. 시뮬레이션 결과, 기존 논리노력 방법과 비교하면 전력 소비 측면에서 거의 같았지만 회로의 설계 공간 측면에서는 약 52%의 효율성을 보였다.

• 한국산학기술학회논문지
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• 제18권8호
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• pp.361-366
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• 2017

2개 논리식에 대해서 어떤 논리식 F의 일부가 다른 논리식 G 전체를 포함하고 있을 때, 논리식 F의 일부분을 논리식 G로 대치한 식을 대입식이라고 한다. 논리식 사이에 대입 관계가 성립되면 전체 논리식에 사용된 리터럴 개수를 대폭 줄일 수 있는 장점이 있으나, 대입 관계가 성립하지 않는 경우 대입식으로부터 얻을 수 있는 간략화 효과가 없게 되어 상대적으로 리터럴 개수를 줄이는 효과가 줄어들게 된다. 지금까지의 연구들이 주어진 논리식들 자체에 대해서 논리식들 사이의 대입 관계를 찾고, 대입이 가능하면 대입식을 산출하기 위한 방법을 제안하였는데, 본 논문에서는 논리식들 사이에 대입식이 만들어지도록 필요한 항을 추가하고, 다시 추가된 항들에 대한 보정을 통해 대입식을 산출하는 논리합성 방법을 제안한다. 최적화하고자 하는 2개의 논리식들로부터 항추가를 위한 행렬을 만들고, 행렬에서 항이 추가 가능한 묶음 찾고 추가된 항에 대해 보정을 하여 대입식이 완성된다. 실험결과 여러 벤치마크 회로에 대하여 제안한 방법이 기존 합성도구보다 리터럴 개수를 줄일 수 있음을 보였다.

• 전자통신동향분석
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• 제12권5호통권47호
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• pp.95-106
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• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• 한국지능시스템학회논문지
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• 제18권6호
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• pp.842-848
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• 2008

본 논문에서는 비선형 모델의 설계를 위해 Type-2 퍼지 논리 집합을 이용하여 불확실성 문제를 다룬다. 제안된 모델은 규칙의 전 후반부가 Type-2 퍼지 집합으로 주어진 Type-2 퍼지 논리 시스템을 설계하고 불확실성의 변화에 대한 비선형 모델의 성능을 해석한다 여기서 규칙 전반부 멤버쉽 함수의 정점 선택은 C-means 클러스터링 알고리즘을 이용하고, 규칙 무반부 퍼지 집합의 정점 결정에는 경사 하강법(Gradient descent method)을 이용한 오류 역전파 알고리즘을 사용하여 학습한다. 또한, 제안된 모델에 관련된 파라미터는 입자 군집 최적화(Particle Swarm Optimization; PSO) 알고리즘으로 동조한다. 제안된 모델은 모의 데이터집합(Synthetic dadaset), Mackey-Glass 시계열 공정 데이터를 적용하여 논증되고, 기존 Type-1 퍼지 논리 시스템과의 근사화 및 일반화 능력에 대하여 비교 토의한다.

• 정보처리학회논문지A
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• 제17A권1호
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• pp.27-32
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• 2010

Logical Effort의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 설계조건에서 회로의 면적이나 전력의 최소화를 도출할 수 있는 논리 경로를 설계하는데 약점도 있다. 이 논문에서는 균형 지연 모형을 제안하고 이 방법을 기반으로 논리경로에서 전력-지연 효율성을 최적화하는 기법을 제안하고자 한다. 본 논문의 기법을 사용하여 8-input AND 게이트의 3가지 서로 다른 설계 회로를 모의 시험한 결과 기존 Logical Effort의 기법보다 약 40%정도 전력 소비의 효율성이 향상되었다.

• 융합신호처리학회논문지
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• 제6권3호
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• pp.134-142
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• 2005

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.460-462
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• 2005

본 논문은 통신 시스템에서 오류 검출을 위해 널리 사용되고 있는 Cyclic Redundancy Check (CRC)회로의 병렬 구현을 위한 최적화 알고리즘을 제시한다. 논리 단을 최소로 하면서 가능한 않은 공유 텀을 찾아 매핑 함으로써 속도 및 게이트 수를 줄인다. 본 논문에서는 이더넷의 32비트 CRC를 병렬로 구현하여 성능평가를 하였다. FPGA 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존의 방식에 비해 속도와 면적 모두 향상되었음을 보여준다.

• 한국정보처리학회논문지
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• 제5권4호
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• pp.942-950
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• 1998

가공되지 않은 데이터에서 직접 규칙 형태의 지식을 추출하는 문제는 자료의 홍수 속에서 정보의 부족을 느끼는 모순을 해결하기 위한 데이터 마이닝 분야에서 매우 중요하다. 논리 최적화 도구는 주어진 ON 집합과 DC 집합을 이용하여 최적화된 형태의 지식을 추출하는 도구인데, 본 논문에서는 논리 최적화 기법 중 병렬 확장 기법을 이용하여 초기 지식을 생성한 후 정렬, 축소, 규칙 확장 등의 방법을 이용하여 실 세계 데이터에 적용할 수 있는 규칙이 생성될 수 있음을 보였다. 이와 같은 새로운 접근 방법이 종래의 C4.5 등의 결정 트리 기법에 손색없는 규칙을 생성할 수 있음을 실험을 통해 입증하였다.

• 한국전산구조공학회:학술대회논문집
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• 한국전산구조공학회 2009년도 정기 학술대회
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• pp.396-399
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• 2009

본 논문의 연구 목적은 생물의 진화 현상을 모방한 진화전략 알고리즘을 이용하여 돔형 트러스 구조물을 최적화 설계하는 것이다. 최적화 방법으로 부재 단면적의 최적화 값을 찾음으로써 최적 목적값 또는 최소 구조물 중량을 산출하는데 목적이 있다. 진화전략 알고리즘은 1960년대 중반, 실수기반 매개변수의 최적화로부터 소개되어 1970년대 많은 발전을 하였다. 진화전략은 컴퓨터 시스템 최적화 알고리즘 연구분야에서 많이 활용되며, 더불어 사용되는 유전자 알고리즘과는 다른 몇 개의 연산자를 가지고 있다. 본 논문에서는 진화전략에서 사용되는 연산자를 소개하고 연산자간의 논리 흐름과 수치예제로써 최적설계의 적합성을 확인해볼 수 있다.