이 논문은 완전설계와 반주문설계 ASIC(Application Specific Integrated Circuit)을 설계 할 때 트랜지스터 수준에서 ad-hoc 기술을 사용한 저전력 고속의 명령어들 설계에 대한 것이다. 제안된 설계는 상위 수준은 Verilog-HDL을 사용하여 검증을 하였고, 논리적 정확성을 화인하기 위하여 ModelSim을 사용하여 시뮬레이션 하였다. 그리고 레이어 수준은 $0.25{\mu}m$ 기술을 사용하는 LASI를 사용하여 시험하였고, Win-spice 시뮬레이션 환경에서 시간 특성을 분석하였다. 시험을 한 결과에 의하면 RISC와 CISC와 같은 범용 프로세서는 전력 소모를 최대 $35\%$까지 감소되었다. 그리고 전파 지연이 많이 감소되었고 CPU의 반입과 수행 사이클의 빈도수가 증가됨에 따라 연산의 전체 빈도수가 증가되었다.
본 연구는 호퍼와 같은 공정에서 필연적으로 발생하는 스케일 또는 막힘 현상을 방지하기 위해 적용할 수 있는 저주파 전자해머 구동 시스템의 개발에 관한 것이다. 전자기계식 hammering 구동 방식은 진동과 충격량을 동시에 발생시키는 방식으로, 본 논문에서는 전자해머의 특성을 고찰하기 위하여 전자해머에 장착된 직/병렬 스프링 상수 해석을 하였고 발생에너지는 E코어에 부착된 스프링 상수가 모두 같을 경우에 계산된 등가 스프링 상수와 E코어와 I코어 사이의 동작 변위의 곱으로 계산할 수 있음을 보였다. 또한 전자해머의 충격량을 최대화하기 위하여 맥동파 구동 알고리즘을 적용하였으며, 이 알고리즘은 논리 AND 연산과 마이크로 콘트롤러(atmega128)의 타이머 인터럽트와 PWM 기능을 사용하여 구현하였다. 전자해머의 구동회로는 IGBT로 구성된 H-브리지 방식으로 설계하였고, 가속도계 측정법으로 개발한 전자 해머 시스템의 성능을 검증하였다. 실험 결과 제안한 시스템이 기계적 에너지를 양호하게 발생시킬 수 있으며, 호퍼와 같은 공정에 적용할 수 있음을 보였다.
본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.
최근 P. Peris-Lopez 등에 의하여 제안된 일련의 RFID 상호인증 프로토콜 LMAP[10], $M^2AP$[11], EMAP[12]은 간단한 논리 연산에 기반하여 경량 환경에서 높은 구현 효율성을 제공하도록 설계되었다. 그런데, T. Li 등은 [8,9]에서 전송 메시지를 변조하는 능동적 공격으로 위 프로토콜들에 대한 비동기화공격이 높은 확률로 적용됨을 보이고, 태그의 ID를 포함한 일부 비밀 정보를 얻을 수 있음을 보였다. 본 논문에서는 [9]의 일부 오류를 수정하여 비동기화공격이 항상 가능함을 보이고 LMAP에 대한 대폭 개선된 능동적 공격을 제시한다. 한편, $M^2AP$, EMAP에 대한 새로운 분석으로서, $2{\sim}3$개 연속 세션의 도청으로 태그의 ID를 포함한 일부 비밀 정보를 얻을 수 있음을 보인다. 이들 정보는 태그 추적 외에, $M^2AP$의 경우 태그 위장에도 사용될 수 있어 본고의 공격은 $M^2AP$와 EMAP의 치명적인 결함을 드러낸다고 하겠다.
양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 셀룰라 오토마타와 유사하게 고안된 컴퓨팅 모델이며, 빠른 연산속도와 적은 전력손실로 차세대의 각광받는 기술도 떠오르고 있다. QCA는 최근 실험 결과와 함께 다양한 연구가 진행되고 있으며 나노 단위 소재로서 디바이스 밀도 및 상호 연결 문제를 해결할 수 있는 트랜지스터의 패러다임 중 하나이다. XOR(exclusive or) 게이트는 논리의 둘 중 하나가 참일 때 결과가 참이 되도록 작동하는 게이트이다. 제안하는 XOR 게이트는 5개의 층으로 구성되어 있다. 첫 번째 층은 OR 게이트, 세 번째 층과 다섯 번째 층은 AND 게이트로 구성되어 있고 중간에 두 번째 층과 네 번째 층은 통로로 구성하여 설계한다. 반가산기는 XOR 게이트와 AND 게이트로 이루어져 있다. 제안한 반가산기는 제안하는 XOR 게이트에서 셀 두 개를 추가하여 설계한다. 제안한 반가산기는 기존의 반가산기에 비해 보다 적은 수의 셀, 전체 면적, 그리고 클럭으로 구성한다.
본 연구는 2020년 발행된 일본 초등학교 수학 교과서 2종의 프로그래밍 교육 관련 특화 차시를 지도 시기 및 주제, 지도 내용의 수학적 구성, 지도 맥락 및 활동 구성의 측면에서 분석하였다. 프로그래밍 교육 관련 특화 차시의 경우, 교과서에 따라 1~6학년 모두에 제시되어 있거나 5~6학년에 집중적으로 제시되어 있었다. 주제는 로봇 이동 시키기, 한붓그리기, 정다각형 그리기, 수 정렬하기 등으로 다양했다. 내용 영역 측면에서는 도형과 측정 영역이 가장 많이 제시되었으며, 수학적 요소로는 순서, 논리, 알고리즘 등의 요소가 가장 많이 구현되었다. 실제 프로그래밍을 구현한 디지털 콘텐츠에는 교과서에 제시된 내용보다 많은 내용들이 포함되어 있었으며, 학생들이 스스로 할 수 있도록 단계별로 매우 상세하게 제시되어 있었다. 마지막으로 코드 블록의 경우 동작, 연산, 선택 블록 등을 많이 사용되었다. 이러한 연구 결과를 토대로 우리나라 초등 수학 교육에서의 프로그래밍 교육에 대한 시사점을 제공하고자 한다.
본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.
본 논문에서는 Apache Spark SQL을 이용하여 임의의 두 공간 객체들 간의 위상 관계와 방향 관계를 나타내는 새로운 정성 공간 지식을 효율적으로 추론해내는 대용량 정성 공간 추론기의 설계와 구현에 대해 소개한다. Apache Spark SQL은 Hadoop 클러스터 컴퓨터 시스템에서 다양한 데이터들 간의 매우 효율적인 조인 연산과 질의 처리 기능을 제공하는 분산 병렬 프로그래밍 환경이다. 본 공간 추론기에서는 정성 공간 추론의 전체 과정을 지식 인코딩, 역 관계 추론, 동일 관계 추론, 이행 관계 추론, 관계 정제, 지식 디코딩 등 크게 총 6개의 작업들로 나누고, 논리적 인과관계와 계산 효율성을 고려하여 작업들 간의 처리 순서를 결정하였다. 지식 인코딩 작업에서는 추론의 전처리 과정으로서 XML/RDF 형태의 입력 지식을 보다 간략한 내부 형태로 변환함으로써, 추론 대상인 지식 베이스의 크기를 축소시켰다. 일반적으로 이행 관계 추론 작업과 관계 정제 작업의 반복은 정성 공간 추론에 필요한 가장 많은 계산 시간과 기억 공간을 소모한다. 이 작업들을 효율화하기 위해 본 공간 추론기에서는 공간 추론에 필요한 최소한의 이접 관계들을 찾아내고, 이들을 기반으로 이행 관계 추론을 위한 조합표를 큰 폭으로 축소하고 관계 정제 작업도 최적화하였다. 대규모 벤치마킹 공간 지식 베이스를 이용한 실험을 통해, 본 논문에서 제안하는 대용량 정성 공간 추론기의 높은 추론 성능과 확장성을 확인하였다.
본 논문은 입력된 영상으로부터 적응적 피부색 검출 방법으로 생성된 피부색 영역과 에지 정보의 결합을 특정 벡터로 이용하여 입력 영상의 유해(누드, 성인물) 여부를 판별하는 방법을 제안한다. 제안하는 방법은 네 단계의 과정으로 이루어져 있다. 첫 번째 단계에서는 입력 영상으로부터 기존의 피부색 검출 방법들을 적용하여 얻은 모든 결과 영상들에 대해서 논리곱 연산을 통해 초기 피부색 영역을 검출한다. 두 번째 단계에서 초기 피부색 영역의 화소 정보를 기반으로 피부색 확률 분포 모델을 생성하고 이를 통해 피부색 확률 영상을 생성한다. 그리고 피부색 확률 영상에 임계값을 적용하여 이진화 한다. 세 번째 단계에서 이진 피부색 영역과 에지의 결합 영상을 생성하고 피부색 영역을 확산하여 최종 피부색 영역을 검출한다. 마지막 단계에서 최종 피부색 영상과 최종 피부색 영역 안에 있거나 인접한 에지들의 결합 영상을 특정 벡터로 생성한다. 생성된 특정 벡터를 support vector machine(SVM) 학습을 통해 생성된 분류 모텔로 입력 영상의 유해 여부를 판별하여 유해 혹은 무해 영상으로 분류한다. 실험 결과를 통하여 제안하는 방법이 기존의 유해 영상 분류 방법에 비해 분류 성능이 9.6% 향상된 것을 확인하였다.
본 논문에서는 실제 영상과는 다른 특성을 지니는 깊이정보 맵의 효율적인 부호화 방법을 제안한다. 깊이정보 맵은 객체 내부 혹은 배경 부분에서 상당히 완만한 특성을 지니지만, 객체 경계 부분에서는 아주 날카로운 에지 성분이 존재한다는 특징이 있다. 그리고 깊이정보 맵을 비트평면 단위로 분리하였을 때, 비트평면 간 완전일치/반전일치되는 특성이 객체 경계 부분에서 자주 발생한다는 특징이 있다. 그래서 본 논문에서는 객체 경계 부분에서 비트평면의 이진 영상간 일치여부를 적절하게 이용하기 위하여 깊이정보 맵을 비트평면 단위로 분리하여 비트평면 간 적응적 XOR 연산을 이용한 블록 기반 비트평면 부호화 방법을 제안한다. 또한 비트평면 단위 영상 부호화 방법과 DCT 기반 동영상 압축 방법(H.264/AVC)의 장점을 적절하게 이용하기 위하여 블록 단위 비트평면 부호화 방법과 기존의 블록 단위 동영상 부호화 방법을 적응적으로 선택하여 부호화하였다. 실험 결과 제안하는 방법이 H.264/AVC보다 BD-PSNR이 0.9 dB ~ 1.5 dB 향상되었고 BD-rate가 11.8 % ~ 20.8 % 감소되었다. 또한 제안하는 방법이 블록 기반 적응적 깊이정보 맵 부호화 방법보다 BD-PSNR이 0.5 dB ~ 0.8 dB 향상되었고 BD-rate가 7.7 % ~ 12.2 % 감소되어 제안하는 방법의 우수함을 확인할 수 있었다. 또한 복원된 깊이정보 맵을 이용하여 생성된 가상 영상 간의 비교에서 제안하는 방법이 DCT 기반 동영상 압축 방법보다 주관적 화질이 향상된 것을 확인할 수 있었으며, 블록 기반 적응적 깊이정보 맵 부호화 방법과 비교하여 주관적 화질이 비슷하다는 것을 확인 할 수 있었다.
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[게시일 2004년 10월 1일]
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