• E2M - 전기 전자와 첨단 소재
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• 제6권1호
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• pp.28-33
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• 1993

Short channel 비휘발성 SNOSFET EEPROM 기억소자를 CMOS 1 Mbit 설계규칙에 따라 제작하고 특성과 응용을 조사하였다. 논리 어레이를 실현하기 위한 SNOSFET는 4단자와 2단자 비휘발성 메모리 셀로 구성하고 이에 대한 기록과 소거 특성을 조사하였다. 결과적으로 4단자 소자와 2단자 소자의 메모리 윈도우는 각각 기록과 소거에 의하여 "1"상태와 "0"상태로 동작되는 저전도 상태와 거전도 상태를 나타냈다. 4단자 2 x 2 메트릭스 어레이는 양극성으로 동작하였으며 2단자 2 x 2 메트릭스 어레이는 단극성으로 동작하였다.릭스 어레이는 단극성으로 동작하였다.

• E2M - 전기 전자와 첨단 소재
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• 제4권3호
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• pp.259-266
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• 1991

1.5.mu.m의 찬넬길이를 갖는 short channel 비휘발성 SNOSFET 기억소자를 기존의 CMOS 1 Mbit 공정기술을 이용하여 제작하고 I$_{d}$-V$_{d}$ 및 I$_{d}$- V$_{g}$특성과 스윗칭 및 기억유지특성을 조사하였다. 그 결과 제작한 소자는 논리회로 설계에 적절한 전도특성을 가졌으며 스윗칭시간은 인가전압의 크기에 의존함을 보였다. 그리고 3V의 memory window 크기를 얻기 위해서 V$_{w}$ =+34V, t$_{w}$ =50.mu.sec 및 V$_{e}$=-34V, t$_{e}$=500.mu.sec의 펄스전압으로 각각 write-in과 erase할 수 있었다. 또한 기억상태는 10년이상 유지할 수 있음을 알 수 있었다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.108-116
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• 1989

본 논문은 mixed level에서 VLSI회로의 논리설계를 검증하기 위한 논리 레벨 시뮬레이터인 LOSM(LOgic SIMulatos)에 대해서 논의한다. 본논문에서는 8개의 신호값과 2개의 신호강도를 이용하여 일반소자, 기능소자, transmission게이트 그리고 tri-state 게이트의 경우 종래의 시뮬레이터$^{[5~6,9]}$보다 정확한 결과를 얻을 수 있는 모델링 방법을 제안한다. LOSIM은 rise delay와 fall delay를 사용하여 주어진 회로에 대한 타이밍 분석과 hazard 분석이 가능하다. Hazard분석 및 검출은 5상태의 신호값과 time queue를 이용한 scheduled time을 이용한다. 개발된 알고리듬은 SUN-3/160 워크그테이션상에서 C-언어를 사용하여 구현되었으며, 정적 RAM셀과 비동기 회로에 대해서 프로그램의 동작 예재로 하였다.

• 공업화학전망
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• 제23권6호
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• pp.25-36
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• 2020

용액공정을 통해 유기 전자소자를 대면적으로 제조하는 것은 다양한 장치 구성 요소(반도체, 절연체, 도체)의 패터닝 및 적층이 필요하기 때문에 매우 어려운 과제이다. 본 연구에서는 4개의 광 가교 기능기를 가지는 3차원 사면체 가교제인 (2,2-bis(((4-azido-2,3,5,6-tetrafluorobenzoyl)oxy)methyl)propane-1,3-diyl bis(4-azido-2,3,5,6-tetrafluorobenzoate) (4Bx)를 활용하여 용액공정을 기반으로 형성된 전자재료 박막을 고해상도로 패터닝 및 적층하는 기술을 개발하고, 이를 사용하여 고분자 박막 트랜지스터(PTFTs) 및 논리회로 어레이 제작을 진행하였다. 4Bx는 다양한 용액공정이 가능한 전자재료와 용매에 쉽게 혼합될 수 있으며, 자외선(UV)에 의해 가교제가 광 활성화되어 전자재료와 가교 결합을 형성할 수 있다. 4Bx는 기존의 2개의 광 가교 기능기를 갖는 가교제에 비해 높은 가교 효율로 인해 적은 양을 첨가하여도 완전하게 가교된 전자재료 박막을 형성할 수 있어 전자재료의 고유한 특성을 보존할 수 있다. 더욱이, 가교된 전자재료 박막은 화학적 내구성이 향상되어 고해상도 미세 패터닝을 할 수 있을 뿐만 아니라 용액공정을 통해 전자소자를 구성하는 전자재료의 적층이 가능하다. 4Bx의 광 가교 방법은 전용액공정을 통한 전자소자의 제작에 대한 혁신적인 방안을 제시한다.

• 전기전자학회논문지
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• 제8권1호
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• pp.33-38
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• 2004

다치 논리 패스 게이트는 다치 논리를 구성하기 위한 중요한 소자이다. 본 논문에서는, 뉴런 $MOS({\nu}MOS)$ 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용하여 4치 MIN(QMIN)/negated MIN(QNMIN) 게이트 그리고 4치 MAX(QMAX)/negated MAX(QNMAX) 게이트를 설계하였다. DPL은 입력 캐패시턴스의 증가 없이 게이트 속도를 향상 시켰다. 또한 대칭 배열과 2중 전송 특성을 갖는다. 임계 게이트는 ${\nu}MOS$ 다운 리터럴 회로(DLC)로 구성 된다. 제안된 게이트는 다양한 다치 임계 전압을 실현할 수 있다. 본 논문에서, 회로는 3V의 전원 전압을 사용하였고 0.35um N-Well 2-poly 4-metal CMOS 공정의 파라메터를 사용하였으며 모든 모의 실험은 HSPICE를 이용하였다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.682-687
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• 2022

터널링 전계효과 트랜지스터(tunneling field-effect transistor; TFET)로 적층된 3차원 적층형 집적회로(monolithic 3D integrated-circuit; M3DIC)에 대한 연구 결과를 소개한다. TFET는 MOSFET(metal-oxide-semiconductor field-effect transistor)와 달리 소스와 드레인이 비대칭 구조이므로 대칭구조인 MOSFET의 레이아웃과 다르게 설계된다. 비대칭 구조로 인해서 다양한 인버터 구조 및 레이아웃이 가능하고, 그 중에서 최소 금속선 레이어를 가지는 단순한 인버터 구조를 제안한다. 비대칭 구조의 TFET를 순차적으로 적층한 논리 게이트인 NAND 게이트, NOR 게이트 등의 M3DIC의 구조와 레이아웃을 제안된 인버터 구조를 바탕으로 제안한다. 소자와 회로 시뮬레이터를 이용해서 제안된 M3D 논리게이트의 전압전달특성 결과를 조사하고 각 논리 게이트의 동작을 검증한다. M3D 논리 게이트 별 셀 면적은 2차원 평면의 논리게이트에 비해서 약 50% 감소된다.

• 전기전자학회논문지
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• 제8권1호
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• pp.47-53
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• 2004

본 논문에서는 3치 논리 게이트를 바탕으로 하는 3치 데이터 처리를 위한 3치 flip-flop을 설계하였다. 제안한 flip-flop들은 3치 전압 모드 NMAX, NMIN, INVERTER 게이트를 사용하여 설계하였다. 또한 CMOS 기술을 사용하였고 다른 게이트들 보다 낮은 공급 전압과 낮은 전력소모 특성을 포함하고 있다. 제안한 회로는 0.35um 표준 CMOS 공정에서 설계되었고 3.3v의 공급 전압원을 사용하였다. 제안된 3치 flip-flop 구조는 3치 논리 게이트를 사용하여 VLSI 구현에 적합하고 높은 모듈성의 장점을 갖고 있다.

• 한국통신학회논문지
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• 제17권6호
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• pp.589-594
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• 1992

본 논문에서는 Lukasiewicz가 제시한 M-AND, M-OR, 보07연산을 기본으로 하는 다치(MultipleValued)논리 함수의 간단화 방법을 제 시 하였다. 먼저 간단화를 행하기 위해서는 Cube를 나열하는 방법에 의해서 그 결과가 틀리기 때문에 가장 효과적인 인접항을 찾는 방법은 간단화에서 무엇보다도 중요하다. 이 방법에 의하여 진리표에 주어진 2변수 다치논리함수를 분해하고 이함수로부터 적항수의 개수를 비교하였다 본 논문의 방법에 의하면 기존방법[3]에 비해 동일한 함수를 실현시키는데 소자수 및 코스트가 상당히 감소됨 이 밝혀졌다.

• 대한전자공학회논문지
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• 제23권1호
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• pp.42-45
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• 1986

This paper introduces novel functionally integrated logic elements which are conceptuallized for large scale integrated circuits. Efforts are made to minimize the gate size as well as to reduce the operational voltage, without sacrificing the speed performance of the gates. The process used was a rather conventional collector diffusion isolation(CDI) process. New gate structures are formed by merging several transistors of a gate in the silicon substrate. Thested elements are CML(Current Mode Logic) and EECL (Emitter-to-Emitter Coupled Logic)gates. The obtained experimental results are power-delay product of 6~11pJ and delay time/gate of 1.6~1.8 ns, confirming the possibility of these novel gate structures as a VLSI-candidate.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.298-310
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• 1997

스캔 환경에 바탕을 둔 대부분의 경로 지연고장 시뮬레이터들은 개선된 스캔 플 립플롭을 사용하며 일반적인 논리 게이트를 대상으로만 동작한다. 본 연구에서는 새 로운 논리값을 사용한 새로운 경로 지연고장 시뮬레이션 알고리즘을 고안하여 이의 적용범위를 CMOS 소자를 포함하는 대규모 집적회로로 확장하였다. 제안된 알고리즘에 기초하여 표준 스캔 환경 하에서 동작하는 고속 지연고장 시뮬레이터를 개발하였다. 실험결과는 새 시뮬레이터가 효율적이며 정확함을 보여준다.