• 대한전자공학회논문지SD
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• 제43권12호
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• pp.40-46
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• 2006

본 연구에서는 GaAs/AlGaAs 구조의 수직 구조 레이저 - 완전 공핍 광 싸이리스터를 제작하여, 광 논리 및 광 스위칭 시스템에 응용할 수 있는, 광 AND- 와 OR- 게이트를 구현하였고, 그 특성을 측정, 분석하였다. 제작된 단일 소자 타입의 광 싸이리스터는 하나의 소자에서 간단한 기준 스위칭 전압의 변화만으로 광 AND 와 OR 게기트를 모두 구현할 수 있다는 장점을 갖는다. 활성층 위, 아래에 1/4 파장 거울층 구조를 채택하고, 선택적 산화공법을 이용하여 0.65 mA의 낮은 문턱전류 값을 얻었고, 50dB 이상의 높은 온/오프 대비를 보였으며, 높은 광 출력 효율과 입력 광 신호에 대한 높은 선택도를 얻을 수 있었다. 제작된 광 싸이리스터는 실험적으로 S자형의 전류-전압 특성곡선을 얻었고, 빛의 세기가 증가함에 따라 스위칭 전압이 5.20V에서 1.90V로 현저히 줄어드는 것을 확인하였다

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2017년도 춘계학술대회 논문집
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• pp.138-138
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• 2017

차세대 CMOS 소자의 지속적인 고직접화를 위해서는 높은 gate capacitance와 낮은 gate leakage current를 확보를 위한, 적절한 metal gate electrode와 high-k dielectric 물질의 개발이 필수적으로 요구된다. 특히, gate dielectric으로 적용하기 위한 다양한 high-k dielectric 물질 후보군 중에서, 높은 dielectric constant와, 낮은 leakage current, 그리고 Si과의 우수한 열적 안정성을 가지는 Zr silicates 또는 Hf silicates(ZrSiO4와 HfSiO4) 물질이 높은 관심을 받고 있으며, 이를 원자층 증착법을 통해 구현하기 위한 노력들이 있어왔다. 그러나, 현재까지 보고된 원자층 증착법을 이용한 Zr silicates 및 Hf silicates 공정의 경우, 개별적인 Zr(또는 Hf)과 Si precursor를 이용하여 ZrO2(또는 HfO2)과 SiO2를 반복적으로 증착하는 방식으로 Zr silicates 또는 Hf silicates를 형성하고 있어, 전체 공정이 매우 복잡해지는 문제점 뿐 아니라, gate dielectric 내에서 Zr과 Si의 국부적인 조성 불균일성을 야기하여, 제작된 소자의 신뢰성을 떨어뜨리는 문제점을 나타내왔다. 따라서, 본 연구에서는 이러한 문제점을 개선하기 위하여, 하나의 precursor에 Zr (또는 Hf)과 Si 원소를 동시에 가지고 있는 DNS-Zr과 DNS-Hf bimetallic precursor를 이용하여 새로운 ZrSiO4와 HfSiO4 ALD 공정을 개발하고, 그 특성을 살펴보고자 하였다. H2O와 O3을 reactant로 사용한 원자층 증착법 공정을 통하여, Zr:Si 또는 Hf:Si의 화학양론적 비율이 항상 일정한 ZrSiO4와 HfSiO4 박막을 형성할 수 있었으며, 이들의 전기적 특성 평가를 진행하였으며, dielectric constant 및 leakage current 측면에서 우수한 특성을 나타냄을 확인할 수 있었다. 이러한 결과를 바탕으로, bimetallic 전구체를 이용한 ALD 공정은 차세대 고성능 논리회로의 게이트 유전물질에 응용이 가능할 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.1-11
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• 2002

다전극 DFB-LD는 외부에서 주입되는 광의 파워에 따라서 발진하는 광출력이 쌍안정성을 보임에 따라, 이를 파장 변환에 활용하거나, 광논리 소자로 활용할 수 있는 가능성이 있다. 본 논문에서는 연산자 분리 시영역 모델을 이용하여 다전극 DFB-LD에서의 광 쌍안정 특성에 대하여 연구하였다. 다전극 DFB-LD에 불균등하게 전류를 인가하여 쌍안정 현상이 발생함을 확인하고, 흡수 영역으로 입력광을 입사하였을 때 발생하는 출력광 파워의 쌍안정 현상도 확인하였다. 그리고 수 ns의 스위칭 시간과 수 pj의 스위칭 에너지를 가진 set 또는 reset 광 펄스의 인가에 의하여 flip-flop 특성을 보임에 따라 광 메모리 소자로서의 동작도 확인하였다. 또한 캐리어 생존시간과 이득 곡선 기울기 등의 조절로서 LD 광 출력의 반응 시간을 줄일 수 있는 가능성을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.70-78
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• 2000

새로운 램프-적분을 이용한 용량차-시간차 변환기를 제안했다. 제안된 회로는 상하대칭으로 두개의 전류 미러, 두 개의 슈미트 트리거, 그리고 제어 논리-회로로 구성된다. 전체 회로를 개별 소자들로 꾸며, 실험한 결과, 제안된 변환기의 센서 커패시터가 295㎊에서 375㎊까지의 커패시턴스 변화에서 1%보다 작은 시간간격(펄스 폭)의 선형 오차를 가진다는 것을 알았다. 제안된 변환기가 335㎊의 센서 커패시턴스를 가질 때, 측정된 용량차와 시간차는 각각 40㎊와 0.2ms이었다. 이 시간차를 빠르고 안정된 클럭으로 카운트함으로써 고 분해능을 제공한다는 것을 알았다. 새로운 램프-적분을 이용한 용량차-시간차변환기를 사용하여 디지털 습도 조절기를 설계하고 실험하였다. 제안된 회로는 전원 전압이나 온도 변화에도 불구하고 용량차에는 거의 영향을 받지 않는다. 또한, 제한된 회로는 적은 수의 MOS 소자로 실현되므로, 작은 칩 면적 위에 집적화 할 수 있는 특징을 갖는다. 따라서 이 회로는 온-칩(on-chip) 인터페이스 회로로 적합하다.

• 대한전자공학회논문지SD
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• 제49권5호
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• pp.1-9
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• 2012

저항, 콘덴서, 및 인턱터와 함께 4의 회로 소자로 알려진 멤리스터가 개발되었으나, 아직 그 전기적 특성이 충분히 해석되지 않고 있다. 멤리스터들은 연결된 극성에 따라서 저항이 증가 혹은 감소하며, 직렬 혹은 병렬연결 형태에 따라서 그 동작 특성이 다양해진다. 본 연구에서는 HP의 $TiO_2$ 멤리스터를 모델로 하여 다양한 직 병렬회로에 대한 전기적 특성을 분석하였다. 이를 위해서 사인파 입력신호에 대해서 나타나는 전압-전류 간의 히스테르시스 루프의 다양한 모양을 분석하였다. 본 멤리스터 연구결과는 멤리스터 소자에 대한 특성 이해와 논리 회로 및 뉴런 셀에의 응용회로들의 특성을 분석하는데 유용하게 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.24-30
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• 2007

본 연구에서는 광 논리 및 광 스위칭 시스템에 응용할 수 있는 수직 구조 레이저 - 완전 공핍 광 싸이리스터 (vertical cavity laser - depleted optical thyristor, VCL-DOT)를 제작하고, 본 연구실에서 제안한 차동 스위칭 방법을 이용하여 광 로직(AND, OR, NAND, NOR, INVERT) 함수를 구현하였고, 그 특성을 측정, 분석하였다. 제작한 VCL-DOT는 0.65 mA의 낮은 레이징 문턱 전류, 0.38 mW/mA의 높은 slope efficiency, 그리고 낮은 입력 광 파워에도 높은 민감도를 보인다. 차동 소자타입의 광 싸이리스터를 이용하면 복잡한 전기 회로를 이용하지 않고도, 집적화된 단일 소자에서 간단한 기준 광입력 시호의 파워를 제어함으로써 다양한 광 로직 게이트를 구현할 수 있다는 장점을 갖는다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.431-434
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• 2001

단층 퍼셉트론이 처음 개발되었을 때, 간단한 패턴을 인식하는 학습 기능을 가지고 있기 장점 때문에 학자들의 관심을 끌었다. 단층 퍼셉트론은 한 개의 소자를 이용해서 이진 논리를 가중치(weight)의 변경만으로 모두 표현할 수 있는 장점 때문에 영상처리, 패턴인식, 장면인식 등에 이용되어 왔다. 최근에, 역전파학습(Back-Propagation Learning)알고리즘이 이진 공간내의 매핑 문제에 적용되고 있다. 그러나, 역전파 학습알고리즘은 연속공간 내에서 긴 학습시간과 비효율적인 수행의 문제를 가지고 있다. 일반적으로 역전파 학습 알고리즘은 간단한 이진 공간에서 매핑하기 위해서 많은 반복과정을 요구한다. 역전파 학습 알고리즘에서는 은닉층의 뉴런의 수는 주어진 문제를 해결하기 위해서 우선순위(prior)를 알지 못하기 때문에 입력층과 출력층내의 뉴런의 수에 의존한다. 따라서, 3층 신경회로망의 적용에 있어 가장 중요한 문제중의 하나는 은닉층내의 필요한 뉴런수를 결정하는 것이고, 회로망 합성과 가중치 결정에 대한 적절한 방법을 찾지 못해 실제로 그 사용 영역이 한정되어 있었다. 본 논문에서는 패턴 분류를 위한 새로운 학습방법을 제시한다. 훈련입력의 기하학적인 분석에 기반을 둔 이진 신경회로망내의 은닉층내의 뉴런의 수를 자동적으로 결정할 수 있는 NETLA(Newly Expand and Truncate Learning Algorithm)라 불리우는 기하학적 학습알고리즘을 제시하고, 시뮬레이션을 통하여, 제안한 알고리즘의 우수성을 증명한다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.36-42
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• 2002

본 논문에서는 유한체 GF($P^m$)상에서 모든 항의 계수가 이 아닌 두 다항식의 승산 알고리즘을 제시하였다. 제시된 승산 알고리즘을 이용하여 모듈 구조의 병렬 입-출력 승산기를 구성하였다. 제시된 승산기는 $(m+1)^2$개의 동일한 셀로 구성되었으며, 각각의 셀은 1개의 mod(p) 가산 게이트와 1개의 mod(p) 승산 게이트로 구성되었다. 본 논문에서 제시된 승산기는 클럭이 필요하지 않고 m개의 mod(p) 가산 게이트 지연시간과 1개의 mod(p) 승산 게이트 소자 지연시간만을 필요로 한다. 또한, 제시된 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 VLSI 회로 실현에 적합할 것이다.

• 대한기계학회논문집B
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• 제21권12호
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• pp.1608-1614
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• 1997

The fluidic flow meter detects the gas flow rate based on the principle of fluidic oscillation instead of the conventional displacement method. It has many merits: wide rangeability, no moving mechanical parts and calibration insensitive to physical properties of fluids. The width of nozzle, size of oscillation chamber, size of target, width of outlet are tested to obtain the effects of jet oscillation on the fluidic flow meter. As the width of nozzle is too wide compared with the size of target, jet oscillation is unstable. The oscillation frequency decreases as the distance between the nozzle and target increases and also as the distance between target and outlet contraction increases. Two different vortexes exist in the front and the rear regions of the target, and they affect the oscillation frequency. The outlet contraction is very important, because the feedback flow is generated by the blocking of the flow. As the width of outlet increases, the jet oscillation frequency decreases. The linearity of this tested flow meter is quite good.

• 한국정보처리학회논문지
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• 제2권3호
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• pp.425-432
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• 1995

본 논문에서는 VLSI 회로망의 데스트 패턴 생성에 적합한 범용 자동 데스트 패턴 생성기(UATPG)의 설계 및 구현 기법을 기술하고자 한다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 설계 환경을 제공하는데 초점을 맞추어 구현되었다. 테스트 패턴 생성시에 함수적 게이트의 신호선 논리값확인 및 고장효과전달을 효과적 으로 수행하기 위하여 경험적인 기법을 고안하여 적용하였다. 또한, 테스트 용이화 설계(design for testability)에 사용되는 기억소자(flip-flop)가 의사 입출력으로 이 용되어 VLSI 회로망의 시험성을 한층 높여 주었다. 그 결과, UATPG는 사용의 용이성과 성능면에서 좋은 성과를 보여주었다.