• Proceedings of the Korean Information Science Society Conference
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• 2002.10d
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• pp.28-30
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• 2002

이동 분산 실시간 시스템(MDRTS:Mobile Distributed Real-time Systems)은 분산 네트워크 상에서 협력 동작하며 특정 시간 내에 요구하는 정보를 제공하는 이동 시스템이다. MDRTS는 시간, 이동성, 분산성 등을 표현하기 때문에 명세 복잡도가 높고, MDRTS의 성공적인 동작을 보장하기 위해 보다 정확하고 효율적인 시스템의 설계가 중요하다. 특히 시스템의 분산성과 이동성에 의해 발생하는 다양한 종류의 제약 사항을 표현한 수 있는 정형기법이 필요하다. 본 논문에서는 MDRTS을 명세하기 위해 PATM(Probabilistic Abstract Timed Machine)[1]을 확장하여 정의한 DATM(Distributed Abstract Timed Machine)에 대해 기술한다. DATM은 PATM에서 표현하기 힘들었던 이동하는 기계의 분산 정보를 명세할 수 있도록 하였고, 시간, 거리, 확률, 보안에 대한 제약 사항을 명세할 수 있도륵 정의하였다. MDRTS가 가진 제약사항들은 영역을 정의하여 표현하였다. 영역의 종류에는 시간영역, 거리영역, 확률영역, 보안영역이 있다. 각 영역의 속성에 시간적인 제약을 표현할 수 있으며, 시간과 공간 논리를 사용하여 모델링하였다.

• Electronics and Telecommunications Trends
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• v.16 no.6 s.72
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• pp.19-28
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• 2001

본 고에서는 최근 광인터넷망의 제어 프로토콜 기술로서 많은 관심을 끌고 있는 GMPLS 기술을 소개하고 표준화 및 연구개발 동향을 분석 고찰한다. MPLS 기술은 비연결형으로 동작하는 IP 망 내에 논리 채널인 LSP를 구성하여 연결형으로 동작하도록 함으로써 IP 트래픽의 흐름을 제어할 수 있게 한 기술로서 최근 ISP 망에 적용되기 시작했다. GMPLS는 MPLS 기술을 확장 보완하여 WDM이나 SDH 망 등의 일반적인 IP 전달망에 적용할 수 있도록 한 기술인데, 특히 광인터넷망에 적용하는 것을 가장 큰 목표로 하고 있다. GMPLS는 라우팅과 시그널링 및 광인터넷 링크 관리를 포함하는 제어 프로토콜 기술과 레이블을 이용한 사용자 평면의 데이터 전달 기술로 구성되며, 이에 대한 표준화는 IETF에서 추진하고 있다.

• Proceedings of the Korean Institute of IIIuminating and Electrical Installation Engineers Conference
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• 2004.05a
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• pp.248-252
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• 2004

본 연구에서는 새로 고안된 NOT 논리를 포함한 방전 AND gate의 방전특성에 대해 고찰하고 동작 특성을 해석하였다. 새로 고안된 방전 AND gate는 방전 경로에 따른 전극사이의 전압의 변화로 AND 출력을 유도한다. 측정결과 AND 출력은 A전극의 A1전압과 B전극 전압의 상호 관계에 영향을 받는다는 것을 알았다. 또한 AND 출력을 위한 DC priming 방전은 방전 후 $30{\mu}s$ 정도까지 영향을 미치며 방전 강도는 AND gate의 특성에 영향을 주지 않는다는 것을 알았다. 시험결과를 통해 AND gate를 구성하는 각 전극 전압의 최적 값을 얻었으며 기존의 연구 결과보다 안정적인 AND 동작을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.280-282
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• 2003

많은 산업 분야에서 사용되는 실시간 시스템은 논리적 정확성뿐만 아니라 시간적 정확성을 요구한다. 그래서 실시간 시스템에서 동작하는 작업들은 항상 마감시간을 지키기 위해 작업에 대한 스케줄링이 매우 중요한 요소가 된다. 그리고 시스템의 신뢰도를 높이기 위해서는 고장 감내가 반드시 필요하다. 특히. 현대 기술의 발달로 일부 분야에서 사용되어 지던 실시간 시스템이 실시간 내장형 시스템 형태로 다양한 분야에 사용되어 진다. 내장형 시스템을 개발하는데 있어 자원의 절약 또한 하나의 중요한 요소이다. 따라서 본 논문에서는 실시간 시스템에서의 작업들이 마감 시간을 만족하며 고장 감내를 보장하는 시간 중복 기법과 백업 기법을 혼합하여 주기적으로 동작하는 작업들의 신뢰도와 자원의 효율 및 절약을 높이는 스케줄링 기법을 제안하고 실험한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.619-621
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• 2004

실시간 운영 체제(Real-Time Operating Systems)는 시스템 동작이 논리적 정확성뿐만 아니라 시간적 정확성에도 좌우되는 운영 체제이다. 시간적 정확성은 결정성(Determinism)이라고도 하며 이를 지키기 위해서는 실시간 운영체제의 제약조건의 하나인 시스템 예측성을 만족해야만 한다. 예측성이란 시스템의 서비스가 정해진 시간 안에 완료되는지를 판별할 수 있다는 것으로 정확하게 동작하는 타이머가 꼭 필요하다. 본 논문에서는 타임 슬롯을 이용해서 타이머의 활성화, 비활성화 루틴을 간단하게 하고 타이머가 만료(Expire)되었음을 간단하게 판별해 낼 수 있는 소프트 타이머를 설계 및 구현하였다

• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.295-300
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• 2006

DVD 비디오와 차세대 DVD의 한 진영인 HD-DVD 비디오 디스크는 다른 광 디스크와 마찬가지로 스크래치와 같은 결함이 발생할 수 있다. 결함은 물리적/논리적 원인에 따라 분류 가능하다. 결함은 디스크의 내부구조(네비게이션 데이터와 프리젠테이션 데이터)의 위치에 따라 각각 다른 이상 동작 현상을 발생 시킨다. 본 논문에서는 결함으로 인한 이상 동작 현상을 분류하고, 복구 또는 회피 할 수 있는 알고리즘을 제안하여 DVD/HD-DVD 비디오 디스크를 사용하는데 있어 결함으로 인한 불편함을 최소화하는데 목적이 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.164-166
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• 2016

PRESENT/ARIA/AES의 3가지 블록 암호 알고리즘을 지원하는 암호 프로세서를 MPW(Multi-Project Wafer)칩으로 구현하였다. 설계된 블록 암호 칩은 PRmo(PRESENT with mode of operation) 코어, AR_AS(ARIA_AES) 코어, AES-16b 코어로 구성된다. PRmo는 80/128-비트 마스터키와, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128/256-비트 마스터키를 사용하는 AR_AS 코어는 서로 내부 구조가 유사한 ARIA와 AES를 통합하여 설계하였다. AES-16b는 128-비트 마스터키를 지원하고, 16-비트 datapath를 채택하여 저면적으로 구현하였다. 설계된 암호 프로세서를 FPGA검증을 통하여 정상 동작함을 확인하였고, 0.18um 표준 셀 라이브러리로 논리 합성한 결과, 100 KHz에서 52,000 GE로 구현이 되었으며, 최대 92 MHz에서 동작이 가능하다. 합성된 다중 암호 프로세서는 MPW 칩으로 제작될 예정이다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.16 no.1
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• pp.46-56
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• 1991

In this paper, 16word X 8bit Content Addressable and Reentrant Memory(CARM) is described. This device has 4 operation modes(read, write, match, reentrant). The read and write operation of CARM is like that of static RAM, CARM has the reentrant mode operation where the on chip garbage collection is accomplished conditionally. Thus function can be used for high speed matching unit of dynamic data flow computer. And CARM also can encode matching address sequentially according to therir priority. CARM consists of 8 blocks(CAM cell, Sequential Address Encoder(S.A.E). Reentrant operation. Read/Write control circuit, Data/Mask Register, Sense Amplifier, Encoder. Decoder). Designed DARM can be used in data flow computer, pattern, inspection, table look-up, image processing. The simulation is performed using the QUICKSIM logic simulator and Pspice circuit simulator. Having hierarchical structure, the layout was done using the 3{\;}\mu\textrm{m} n well CMOS technology of the ETRI design rule.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.2C
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• pp.143-149
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• 2002

Complexity of the hardware system grows larger, the fault testing becomes more difficult. As we divide system into the functional sub-modules and analyze reliability of a sub-modules on the system, We improve the system test performance. And the analysing results help us to set up the effective strategies for the system test. Also describing the system to a formalized sub-modules, we can analyze the logical accuracy and the characteristics of system. So we can predict the reliability of the system based on execution characteristics. In this paper we propose a reliability analysis method of a system based on the execution characteristics of sub-module.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.18 no.5
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• pp.42-47
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• 2004

This research has improved the problem of discharge AND gate PDP proposed before. The polarity of the DC discharge which composes AND gate is reversely designed and the cross talk problem to the adjacent scanning electrode has been improved. The AND gate proposed before operated by using non-linearity of the discharge by the space charge. In this research, new discharge NOT logic in which it was used that an applied voltage changed with the discharge circuit was added to AND gate. AND gate came to operate more stably. A selective address was able to be discharged with four horizontal scanning electrodes from the experiment result. The operation margin of the AND gate discharge obtained 34V and of the address discharge obtained 70V.