• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.885-888
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• 2008

낸드(NAND) 플래시 메모리와 노어(NOR) 플래시 메모리의 장점을 결합시킨 원낸드(OneNAND) 플래시 메모리가 개발되면서 메모리의 시장에 큰 변화가 왔다. 그러나 기존의 낸드 플래시 메모리에서 사용되던 메모리 관리 기법이 그대로 원낸드 플래시 메모리에서 사용됨에 따라 원낸드 플래시 메모리만의 장점을 활용하지 못하고 있다. 본 논문에서는 기존의 메모리 관리 기법을 원낸드 플래시 메모리에 적합한 형태로 개선하였다. 제안 기법은 XIP 기능과 새로운 버퍼 관리 방법을 활용하여 원낸드 플래시 메모리의 성능을 최대한 이끌어 낸다. 그 결과 시스템의 전체적인 수행속도를 향상시킬 수 있었다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2016.01a
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• pp.1-3
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• 2016

낸드 플래시 메모리는 저 전력, 빠른 동작 속도, 높은 신뢰성, 가벼운 무게와 같은 특성을 가지는 비휘발성 메모리로써 폭넓은 분야에서 사용이 증가하고 있다. 그러나 낸드 플래시 메모리는 기존의 보조 기억 장치와 달리 쓰기 전 소거와 낮은 수명에 대한 문제가 존재한다. 기존의 많은 연구에서는 가비지 컬렉션을 통해 수명을 연장하기 위해 노력하였다. 본 논문에서는 낸드 플래시 메모리에 삭제 구간 정보를 활용한 가비지 컬렉션 기법을 제안한다. 제안하는 기법은 "N 삭제 구간 정보"를 이용하여 효과적인 희생블록을 선정하는 특징이 있다. 제안하는 기법은 GA 기법과 비교하여 평균 페이지 이주비용은 최대 50.1% 감소하였으며, 블록 당 소거 횟수의 표준 편차는 최대 233% 감소하였다. 또한, 낸드 플래시 메모리 시스템의 첫 번째 배드 블록 발생 시간은 최대 22.7% 연장하였고, 시스템 수명은 최대 16.7% 연장하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.328.1-328.1
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• 2016

높은 집적도를 가진 소자에 대한 요구가 커지면서 낸드 플래시 메모리에 대한 연구가 많이 이루어 지고 있다. 그러나 소자의 크기가 작아지면서 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값을 증가시켜야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층 구조의 높이와 방향의 두께가 증가할수록 게이트 누설 전류의 값이 감소하였다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30 % 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.914-916
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• 2011

최근 낸드 플래시 메모리 기술의 발전으로 플래시 메모리의 용량이 증가함에 따라 다양한 장치에서 데이터 저장소로 사용되고 있으며, 하드디스크를 대체할 저장 매체로서 주목을 받고 있다. 하지만 낸드 플래시 메모리의 특성으로 인해 데이터를 삭제하더라도 일정 기간 삭제된 데이터가 메모리에 남아있게 되며, 이러한 특성으로 사용자의 중요 데이터가 보호되지 않은 상태로 저장되어 외부에 노출될 수 있다. 따라서 이런 특성을 보완하는 방법이 필요하며 본 논문에서는 낸드 플래시 메모리의 단점을 해결하기 위하여 낸드 플래시 메모리를 위한 시스템 소프트웨어인 FTL(Flash Translation Layer) 계층에서 암호화 알고리즘을 사용하여 데이터를 노출하지 않게 하는 방법을 제안한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.200.2-200.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 소자의 크기가 작아지면서 비례 축소로 인한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값이 증가해야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 누설전류의 변화와 coupling ratio값의 변화를 관찰하였다. 비대칭 절연층 구조를 가지는 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층의 구조 높이와 방향의 두께가 증가 할수록 게이트 누설 전류의 값이 크게 줄어들었다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30% 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2018.01a
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• pp.1-4
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• 2018

본 논문에서는 낸드 플래시 메모리 시스템에서 가비지 컬렉션과 마모도 평준화를 동시에 수행하는 환경에서 발생 할 수 있는 세 가지 내재된 문제점들을 제시한다. 제시한 문제점들은 낸드 플래시 메모리의 추가적인 수명 연장을 방해 할 뿐만 아니라, 페이지 이주 오버헤드를 초래하는 근본적인 원인이 된다. 이러한 내재된 문제점들의 원인 분석은 다음과 같이 진행한다. 첫 번째, 세 가지 내재된 문제점들에 대한 시나리오를 구성하고, 구성한 시나리오에서 발생할 수 있는 문제점들을 제시한다. 두 번째, 각 시나리오에서 발생하는 문제점을 파악하고, 그로 인해 낸드 플래시 메모리의 수명에 영향을 끼칠 수 있는 위험성을 분석한다. 마지막으로 분석한 위험성을 토대로 이를 이론적으로 고찰하고, 그에 대한 해결책을 제시한다. 이러한 해결 방안은 낸드 플래시 메모리의 추가적인 수명 연장에 대한 새로운 방향성을 제시할 것이다. 또한 이것은 가비지 컬렉션과 마모도 평준화를 동시에 수행하는 모든 시스템 환경에 적용 가능하므로, 기존 기법들의 장점들을 그대로 활용함과 동시에 낸드 플래시 메모리의 추가적인 수명 연장을 기대 할 수 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.450-450
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• 2013

플래시 메모리는 소형화가 용이하고, 낮은 구동 전압과 빠른 속도의 소자 장점을 가지기 때문에 휴대용 전자기기에 많이 사용되고 있다. 현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자 간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이 문제를 해결하기 위해 FinFET, nanowire FET, 3차원 수직 구조와 같은 구조를 가진 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 비례축소의 용이함과 낮은 누설 전류의 장점을 가진 FinFET 구조를 가진 낸드 플래시 메모리의 전기적 특성에 대해 조사하였다. 메모리의 집적도를 높이기 위하여 비대칭 FinFET 구조를 가진 더블 게이트 낸드 플래시 메모리 소자를 제안하였다. 비대칭 FinFET 구조는 더블 게이트를 가진 낸드 플래시에서 각 게이트 간 간섭을 막기 위해 FinFET 구조의 도핑과 위치가 비대칭으로 구성되어 있다. 3차원 TCAD 시뮬레이션툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션하였다. 낸드 플래시 메모리 소자의 게이트 절연 층으로는 high-k 절연 물질을 사용하였고 터널링 산화층의 두께는 두 게이트의 비대칭 구조를 위해 다르게 하였다. 두 게이트의 비대칭 구조를 위해 각 fin은 다른 농도로 인으로 도핑하였다. 각 게이트에 구동전압을 인가하여 멀티비트 소자를 구현하였고 각 구동마다 전류-전압 특성과 전하밀도, 전자의 이동도와 전기적 포텐셜을 계산하였다. 기존의 같은 게이트 크기를 가진 플로팅 게이트 플래시 메모리 소자에 비해 전류-전압곡선에서 subthreshold swing 값이 현저히 줄어들고 동작 상태 전류의 크기가 늘어나며 채널에서의 전자의 밀도와 이동도가 증가하여 소자의 성능이 향상됨을 확인하였다. 또한 양족 게이트의 구조를 비대칭으로 구성하여 멀티비트를 구현하면서 게이트 간 간섭을 최소화하여 각 구동 동작마다 성능차이가 크지 않음을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.301.1-301.1
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• 2014

모바일 전자기기 시장의 큰 증가세로 인해 플래시 메모리 소자에 대한 수요가 급격히 증가하고 있다. 특히, 저 전력 및 고집적 대용량 플래시 메모리의 필요성이 커짐에 따라 플래시 메모리 소자의 비례축소에 대한 연구가 활발히 진행되고 있다. 하지만 10 nm 이하의 게이트 크기를 가지는 플래시 메모리 소자에서 각 셀 간의 간섭에 의한 성능저하가 심각한 문제가 되고 있다. 본 연구에서는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하를 관찰하고 메커니즘을 분석하였다. 4개의 소자가 배열된 낸드플래시 메모리의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 인접 셀의 프로그램 상태에 따른 측정 셀의 읽기 동작과 쓰기 동작시의 전류-전압 특성을 게이트 크기가 10 nm 부터 30 nm까지 비교하여 동작 메커니즘을 분석하였다. 게이트의 크기가 감소함에 따라 플로팅 게이트에 주입되는 전하의 양은 감소하는데 반해 프로그램 전후의 문턱전압 차는 커진다. 플래시 메모리의 게이트 크기가 줄어듦에 따라 플로팅 게이트의 공핍영역이 차지하는 비율이 커지면서 프로그램 동작 시 주입되는 전하의 양이 급격히 줄어든다. 게이트의 크기가 작아짐에 따라 인접 셀 과의 거리가 좁아지게 되고 이에 따라 프로그램 된 셀의 플로팅 게이트의 전하가 측정 셀의 플로팅 게이트의 공핍영역을 증가시켜 프로그램 특성을 나쁘게 한다. 이 연구 결과는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하와 동작 메커니즘을 이해하고 인접 셀의 간섭을 최소로 하는 소자 제작에 많은 도움이 될 것이다.

• Journal of KIISE
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• v.44 no.11
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• pp.1130-1137
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• 2017

The multi-leveling technique that stores multiple bits in a single memory cell has significantly improved the density of NAND flash memory along with shrinking processes. However, because of the side effects of the multi-leveling technique, the average write performance of MLC NAND flash memory is degraded more than twice that of SLC NAND flash memory. In this paper, we introduce existing cross-layer optimization techniques proposed to improve the performance of MLC NAND flash-based storages, and propose a new integration technique that overcomes the limitations of existing techniques by exploiting their complementarity. By fully exploiting the performance asymmetry in MLC NAND flash devices at the flash translation layer, the proposed technique can handle many write requests with the performance of SLC NAND flash devices, thus significantly improving the performance of NAND flash-based storages. Experimental results show that the proposed technique improves performance 39% on average over individual techniques.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.126-126
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• 2011

삼차원 구조의 낸드 플래시 메모리 소자는 기존 이차원 구조의 메모리 소자를 비례 축소할 때 발생하는 단채널 효과와 간섭효과를 최소화 하면서 집적도를 높일 수 있는 장점 때문에 많은 연구가 진행되고 있다. 그러나, 삼차원 구조의 낸드 플래시 메모리 소자는 공정 과정이 복잡하고 주변 회로 연결이 어려울 뿐만 아니라 금속 접촉에 필요한 면적이 넓은 단점을 가지고 있다. 이러한 문제점을 해결하기 위해 Vertical-Stacked-Array-Transistor (VSAT) 구조를 갖는 플래시 메모리 소자가 제안되었으나, VSAT 구조 역시 드레인 전류량이 적고 program과 erase 동작 시게이트 양쪽의 전하 트랩층에 전자와 정공을 비효율적으로 포획해야 하는 문제점을 가진다. 본 연구에서는 기존의 VSAT 구조의 문제점을 개선하면서 집적도를 증가한 삼차원 구조의 고집적낸드 플래시 메모리 소자를 제안하였다. 본 연구에서 제안한 플래시 메모리 소자의 구조는 기존 VSAT 구조에서 수직 방향의 두 string 사이에 존재하는 polysilicon을 제거하고 두 string 사이에 절연막을 증착하였다. 삼차원 시뮬레이션 툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션 하였다. 소스와 드레인 사이의 유효 채널 길이가 감소하였기 때문에 기존의 VSAT 구조를 갖는 메모리 소자에 비해 turn-on 상태의 드레인 전류가 증가하였다. 제안한 플래시 메모리 소자의 subthreshold swing (SS)가 기존의 VSAT 구조를 갖는 메모리 소자의 SS 에 비해 낮아, 소자의 스위칭 특성이 향상하였다. 프로그램 전후의 문턱전압의 변화량이 기존의 VSAT 구조를 갖는 메모리 소자에 비해 크기 때문에 멀티 레벨 동작이 가능하다는 것을 확인하였다.