• The Magazine of the IEIE
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• v.19 no.5
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• pp.1-15
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• 1992

기억소자의 발달은 진공관식 기억소자로부터 cathode ray tube식 기억소자, magnetic core 기억소자를 거쳐 monolitic 반도체 기억소자로 이어진다. 반도체 기억소자는 planar bipolar transistor를 이용한 기억소자가 처음 소개 되었으나, 고집적 기억소자의 기초를 마련한 것은 MOS DRAM의 효시인 Intel의 1Kb DRAM(1971년)인 것이다. 약 20년 후인 1990년에는 4M DRAM의 양산과 16M DRAM의 개발 완료가 이룩되었으며, 이는 약 10만배의 집적도의 증가를 의미한다. 여기서 우리는 DRAM의 발전과정을 공정, 설계, 제품의 기술적 측면과 전략적 측면에서 고찰하고 앞으로의 전망을 예측해 보고자 한다.

• 전기의세계
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• v.31 no.9
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• pp.636-641
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• 1982

이 버블 메모리는 기존 기억소자들의 진화된 형태라든가 또는 그들을 대치할 소지라기 보다는 차라리 아주 흥미 있으며 이미 널리 사용되고 있는 기존 기억소자들과는 다른 특성을 가진 새로운 집적 기억소자라고 말할 수 있을 것이다. 이 새로운 기억소자의 두드러진 특성을 들자면 다음과 같다. 첫째, 아주 높은 집적도, 둘째, 움직이는 기계부분이 없다. 셋째, maintenance가 필요업소 충실도가 높다. 다른 집적기억소자들과 비교해 볼 때 이 버블 메모리는 수 mega-bits를 넘지않는 기억소자의 시스템에 있어 가격면에서 우수한 장점을 갖고 있는데 이것은 이 소자를 사용함에 있어 비싼 기계적인 시스템이 필요하지 않다는 사실만으로도 알 수 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.82-82
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• 2010

유기 쌍안정성 소자는 비휘발성 기억 소자 중에서 구조가 간단하고 제작비용이 저렴하며 유연성을 가지기 때문에 많은 연구가 진행되고 있다. 현재 유기물/무기물 나노복합소재를 사용하여 소자 성능 향상이 기억소자의 성능 향상을 위하여 여러 가지 유기물/무기물 나노복합소재를 사용하여 제작한 유기 쌍안정성 소자가 유연성을 가진 비휘발성 기억소자로 대두되고 있다. 본 연구에서는 ZnO 나노입자를 포함한 PMMA 복합층을 사용하여 제작한 유기 쌍안정성 기억소자를 제작하여 메모리 특성을 조사하였다. 이와 더불어 활성층에 효과적인 전하주입을 위하여 전극과 PMMA/ZnO 층 사이에 $C_{60}$ 층을 삽입한 구조를 가진 메모리 소자의 성능 향상에 대하여 연구하였다. Indium tin oxide 가 증착된 유리 기판위에 $C_{60}$ 층을 스핀코팅 방법으로 적층하였다. 1 wt% ZnO 나노입자와 1 wt% PMMA를 혼합하여 스핀코팅 방법으로 $C_{60}$ 층 위에 박막을 형성하였다. 그리고, 전극으로 Al을 열증착으로 형성하였다. $C_{60}$ 층이 있는 유기 쌍안정성 기억 소자와 $C_{60}$ 층이 없는 두 가지의 소자에 대하여 전류-전압 (I-V) 특성을 측정하여 각각의 소자에서의 전류 히스테리시스 현상이 발생하는 원인을 규명하였다. I-V 특성 결과와 전자적 구조를 사용하여 유기 쌍안정성 소자에서의 쓰기, 지우기 및 읽기 동작에 대한 과정을 설명하였다. 두 소자의 I-V 특성을 비교하므로 $C_{60}$ 층을 사용하여 유기 쌍안정성 소자의 성능이 향상됨을 알 수 있었다. 또한 $C_{60}$ 층을 사용하여 제작된 유기 쌍안정성 소자의 성능이 향상된 원인을 규명하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.214-214
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 셀 사이의 거리의 감소에 의한 간섭효과가 매우 커져 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점을 개선하기 위해 본 연구에서는 fringing field 효과를 이용한 SONOS 구조 게이트 위에 금속 공간층을 가지는 플래시 메모리 소자를 연구하였다. 소자에 소스와 드레인에 도핑을 하는 공정단계를 거치지 않아도 되는 fringing field 효과를 이용한 SONOS 구조를 가진 기억소자에서 트랩층 양 쪽에 절연막을 증착하고 게이트 외측으로부터 트랩층 양 쪽 절연막까지 금속을 증착시켜 금속 공간층을 형성하였다. 게이트에 전압을 인가할 때 트랩층 절연막 외측의 금속 공간층 영역에도 동시에 전압이 인가되므로 게이트가 스위칭 역할을 충분히 하게 하기 위해서 트랩층 양 쪽 절연막 두께를 블로킹 산화막 두께와 같게 하였다. 소자의 누설전류를 감소하기 위하여 채널 아래 부분에 boron으로 halo 도핑을 하였다. 제안한 기억소자가 fringing field 효과에 의해 동작하는 것을 확인하기 위하여 Sentaurus를 사용하여 제시한 SONOS 구조를 가진 기억소자의 전기적 특성을 조사하였다. 시뮬레이션을 통해 얻은 금속 공간층이 있을 때와 없을 때에 대한 각 상태에서 같은 조건으로 트랩층에 전하를 트랩 시켰을 때 포획된 전하량이 변하였다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압의 변화를 통해 금속 공간층이 있을 때 간섭효과가 감소하였다.

• Proceeding of EDISON Challenge
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• 2013.04a
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• pp.37-52
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• 2013

무어의 법칙에 따르면, 반도체의 집적도 2년마다 2배씩 증가한다고 한다. 무어의 법칙은 지금까지는 집적회로 기술의 발전을 잘 예측했다. 하지만 트랜지스터의 사이즈를 줄일수록 누수전류와 회로의 저항을 조절하기 어렵기 때문에 트랜지스터의 소형화에는 한계가 있다. 우리는 곧 무어의 법칙의 한계를 맞이할 것이다. 그래서 트랜지스터를 더욱 소형화시키기 위해서는 bottom-up analysis가 필요한 시점이다. Top-down analysis가 초기의 커다란 트랜지스터에서 점점 소형화를 시켜 작은 트랜지스터를 만든다는 개념인 반면, Bottom-up analysis는 처음부터 작은 분자를 조작하여 트랜지스터와 같은 성질을 띄도록 만드는 개념이다. 분자가 기억소자로서 이용되려면 저항이 다른 2가지 안정한 상태가 필요하다. 이번 연구에서 나는 기억소자를 디자인 하기 위하여 high spin state와 low spin state 두 가지 안정한 상태를 가지는 spin crossover complex를 이용하기로 했다. 이전의 연구에서 spin crossover 는 전기장을 이용해서도 유도될 수 있다고 확신하였고, 이를 이용해서 기억소자를 디자인하기로 하였다. 이번 연구를 위해서 symmetry를 가지는 octahedral spin crossover complex를 디자인하였고 이를 '기억 분자'라고 명명했다. 그리고 이 분자의 high spin state와 low spin state가 전기장을 이용하여 서로 바뀔 수 있는지 가능성을 DFT with B3LYP functional을 이용해서 비교했다. 그 결과로 전기장을 이용하여 기억분자의 spin crossover을 일으킬 수는 있지만 abnormally strong electric field를 써야 한다는 사실을 알아냈다. 이번 연구를 토대로 추후의 연구를 위해, 기억소자가 되기 위하여 분자가 어떤 특징을 만족시켜야 하는지를 분석했다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• 전기의세계
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• v.32 no.7
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• pp.411-418
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• 1983

본고의 내용은 다음과 같다. 1. Cryotron 2. 영구전류 기억소자 3. 준입자 터늘소자 4. Josephson소자 5. Josephson소자의 집적회로화

• 전기의세계
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• v.46 no.1
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• pp.33-41
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• 1997

이 논문에서는 최근 반도체 집적 기억소자의 소형화 및 기억 용량 증대를 위해 많은 연구가 진행되고 있는 강유전체 재료의 특성과 기억소자로의 응용시 동작원리 및 문제점, 향후전망등에 대해 서술하고자 한다.

• Electrical & Electronic Materials
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• v.1 no.3
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• pp.243-250
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• 1988

530A의 질화막과 23A의 엷은 산화막두께로 제작된 MNOS 소자의 기억트랩분포와 기억특성을 TSC방법과 C-V방법으로 조사하였다. 소자는 전기적으로 기억갱신이 가능하며 무전압유지가 반영구적임을 확인하였다. 기억트랩에 해당하는 TSC곡선을 분석하는데는 공간적, 에너지적인 트랩의 분포모형을 가정하고 best fitting법을 사용하였다. 그 결과 기억트랩은 질화막-산화막 계면에서 질화막안으로 10A 깊이로 분포되었으며 에너지준위는 질화막전도대 하단에서 2.35-2.38eV로 분포되어 있음을 밝혔다. 또한 방전기구는 산화막층을 통한 직접터널링과 열적여기를 함께 고려하여 설명할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.206.2-206.2
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• 2013

무기물/유기물 나노복합체로 제작한 유기 쌍안정성 형태의 메모리 소자는 공정이 단순하고 뛰어난 유연성을 갖고 있기 때문에 플렉서블 메모리 소자에서 많은 연구가 진행되고 있다. 그러나 다양한 연구에도 불구하고 절연성 고분자 박막 내부에 분산 된 나노입자를 이용하여 제작한 저항성 구조의 비휘발성 메모리 소자의 전하수송 메커니즘에 대한 연구는 미흡하다. 본 연구에서는 CuInS2 (CIS)/ZnS 나노입자가 분산되어 있는 절연성 고분자 박막을 사용한 기억소자의 전하수송 메커니즘을 규명하였다. 본 연구는 indium-tin-oxide (ITO)가 코팅된 플렉서블 polyethylene terephthalate (PET) 기판을 화학물질로 세척한 후 CIS/ZnS 나노입자와 절연성 고분자인 poly(N-vinylcarbazole)가 혼합된 용액을 스핀코팅 방법으로 도포했다. 도포된 용액에 열처리를 하여 용매를 제거한 후, 형성된 박막을 저항 변화 층으로 사용하였다. 제작된 메모리 소자는 Al 상부 전극을 고 진공에서 열 증착 방식을 이용하여 PET/ITO/CIS-ZnS 나노입자가 분산된 절연성 고분자/Al 구조를 갖는 저항성 기억 소자를 제작하였다. 소자의 전류-전압 (I-V) 특성 결과는 같은 전압에서 전도도가 높은 상태 (ON)와 낮은 상태 (OFF)가 존재하는 걸을 관찰하였다. 실험을 통해 두 상태 변화를 일으키는 일정 전압을 가하기 전까지 각각의 ON 또는 OFF 상태를 계속 유지하여 비휘발성 메모리 소자로 활용할 수 있음을 확인 할 수 있었다. ON 또는 OFF 상태의 전기적 스트레스를 측정으로 ON과 OFF 상태가 안정성을 가지는 것을 관찰 하였다. I-V 특성 결과를 기초로 메모리 소자의 전하수송 메커니즘을 규명 하였다.