• Proceedings of the Korean Society of Precision Engineering Conference
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• 2004.05a
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• pp.239-239
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• 2004

화학적 기계연마 공정(CMP)은 반도체 웨이퍼를 수 천$\AA$m/min의 MRR로 2$\mu\textrm{m}$ 이내의 W(Total Thickness Variable) 조건을 만족시키는 초정밀 광역 평탄화 기술이다. 일반적인 CMP 방법은 서로 다른 회전 중심을 갖고 동일한 방향으로 회전하는 웨이퍼와 다공성 패드 사이에 연마액인 슬러리를 넣어 연마하는 것이다. CMP 공정기술은 1990년 대 중반에 개발되었으나, 아직까지 연마 메커니즘이 완벽하게 밝혀지지 않았다. 따라서 장비를 최적화하기 위해 실험에 의존적일 수밖에 없으나, 이러한 방법은 막대한 자금과 노력뿐만 아니라 상당한 시간을 필요로 하기 때문에, 앞으로 가속될 연마대상 재료의 변화 및 다양한 속도에 발맞출 수 없다.(중략)

• Journal of the Korean Vacuum Society
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• v.10 no.3
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• pp.361-367
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• 2001

Recently, Chemical Mechanical Polishing(CMP) has become a leading planarization technique as a method for silicon wafer planarization that can meet the more stringent lithographic requirement of planarity for the future submicron device manufacturing. The SOI(Silicon On Insulator) wafer has received considerable attention as bulk-alternative wafer to improve the performance of semiconductor devices. In this paper, the objective of study is to investigate Material Removal Rate(MRR) and surface micro-roughness effects of slurry and pad in the CMP process. When particle size of slurry is increased, Material Removal rate increase. Surface micro-roughness is greater influenced by pad than by particle size of slurry. As a result of AM measurement, surface micro-roughness was improved from 27 $\AA$ Rms to 0.64 $\AA$Rms.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.69.1-69.1
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• 2018

산업 현장에서 자주 사용되는 알루미늄 합금은 순도가 높은 알루미늄에 비해 경제성, 기계적 성질이 우수한 장점이 있다. 하지만 이런 합금들은 물리적, 화학적 성질이 순수 알루미늄과 달라 양극산화와 같은 표면처리가 쉽지 않다. 양극산화는 표면처리 기술의 대표적인 방법 중 하나로 인위적으로 산화피막을 형성하는 기술이다. 순도가 높은 알루미늄은 산성 전해질에서의 양극산화를 통해 다공성 산화피막을 형성할 수 있으며 그 구조로 인해 내식성, 내마모성 등 기계적, 화학적인 다양한 장점이 있다. 하지만, Mg, Si, Cr과 같은 성분이 함유된 알루미늄의 경우 산성 전해질에서 산화물을 형성되지 않는다. 본 연구에서 기존의 산성 전해질에서의 양극산화 방법이 아닌$K_2HPO_4$를 함유하는 고온의 글리세롤 전해질을 사용하여 양극산화를 진행하였다. 사용한 알루미늄은 산업용으로 자주 사용되는 3000계열의 알루미늄을 사용하였으며 균일한 양극산화를 위해 샌드페이퍼를 통한 연마과정을 통해 표면을 평탄화 하였다. 이후 전기화학적 에칭 과정을 거쳐 표면에 있는 자연산화막을 제거하여 표면 분석을 용이하게 하였다. 양극산화는 10wt%의 $K_2HPO_4$/글리세롤 전해질에서 전해질의 온도와 인가 전압을 달리 하여 진행하였다. 결과 $150^{\circ}C$ 이상의 온도에서 알루미늄 합금의 양극산화를 확인할 수 있었고 $170^{\circ}C$의 온도에서 인가 전압을 20V로 하였을 때 가장 정렬된 다공성 구조를 얻을 수 있었다. 본 연구 결과를 통해 산업용 알루미늄 합금의 양극산화를 통해 다공성 나노구조 산화물을 형성 시킬 수 있었다.

• Journal of the Korean Electrochemical Society
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• v.10 no.2
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• pp.94-103
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• 2007

The transition of interconnection metal from aluminum alloy to copper has been introduced to meet the requirements of high speed, ultra-large scale integration, and high reliability of the semiconductor device. Since copper, which has low electrical resistivity and high resistance to degradation, has different electrical and material characteristics compared to aluminum alloy, new related materials and processes are needed to successfully fabricate the copper interconnection. In this review, some important factors of multilevel copper damascene process have been surveyed such as diffusion barrier, seed layer, organic additives for bottom-up electro/electroless deposition, chemical mechanical polishing, and capping layer to introduce the related issues and recent research trends on them.

• Journal of the Mineralogical Society of Korea
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• v.21 no.2
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• pp.201-208
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• 2008

Ceria ($CeO_2$) becomes one of important functional nanomaterials and a key abrasive material for chemical-mechanical planarization (CMP) of advanced integrated circuits in silicon semi-conductor technology. Two synthetic crystalline ceria (RT735, RT835) are studied by the Rietveld structural refinement to determine crystallite size and microstrain. Rietveld indices of RT735 and RT835 indicate good fitting with $R_p(%)=8.50$, 8.34; $R_{wp}(%)=13.4$, 13.5; $R_{exp}(%)=11.3$, 11.5; $R_B(%)=2.21$, 2.36; S(GofF: Goodness of fit)=1.2, 1.2, respectively. $CeO_2$ with space group Fm3m show a=5.41074(2), 5.41130(6) ${\AA}$, V=158.406(1), 158.455(3)${\AA}^3$ in dimension. Detailed Rietveld refinement reveals that crystallite size and microstrain are 37.42(1) nm, 0.0026 (RT735) and 72.80(2) nm, 0.0013 (RT835), respectively. It also shows that crystallite size and microstrain of ceria are inversely proportional to each other.

• Tribology and Lubricants
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• v.38 no.4
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• pp.152-161
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• 2022

Chemical mechanical planarization (CMP) is a technology that planarizes the surfaces of semiconductor devices using chemical reaction and mechanical material removal, and it is an essential process in manufacturing highly integrated semiconductors. In the CMP process, a conditioning process using a diamond conditioner is applied to remove by-products generated during processing and ensure the surface roughness of the CMP pad. In previous studies, prediction of pad wear by CMP conditioning has depended on numerical analysis studies based on mathematical simulation. In this study, using an artificial neural network, the ratio of conditioner coverage to the distance between centers in the conditioning system is input, and the average conditioning density, standard deviation, nonuniformity (NU), and conditioning density distribution are trained as targets. The result of training seems to predict the target data well, although the average conditioning density, standard deviation, and NU in the contact area of wafer and pad and all areas of the pad have some errors. In addition, in the case of NU, the prediction calculated from the training results of the average conditioning density and standard deviation can reduce the error of training compared with the results predicted through training. The results of training on the conditioning density profile generally follow the target data well, confirming that the shape of the conditioning density profile can be predicted.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.61-61
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• 2003

CMP(Chemical Mechanical Polishing)는 VLSI의 제조공정에서 실리콘웨이퍼의 절연막내에 있는 토포그래피를 제어할 수 있는 광역 평탄화 기술이다. 또한 최근에는 실리콘웨이퍼의 나노토포그래피(Nanotopography)가 STI의 CMP 공정에서 연마 후 필름의 막 두께 변화에 많은 영향을 미치게 됨으로 중요한 요인으로 대두되고 있다. STI CMP에 사용되는 CeO$_2$ 슬러리에서 첨가되는 계면활성제의 농도에 따라서 나노토포그래피에 미치는 영향을 제어하는 것이 필수적 과제로 등장하고 있다. 본 연구에서는 STI CMP 공정에서 사용되는 CeO$_2$ 슬러리에서 계면활성제의 농도에 따른 나노토포그래피의 의존성에 대해서 연구하였다. 실험은 8 "단면연마 실리콘웨이퍼로 PETEOS 7000$\AA$이 증착 된 것을 사용하였으며, 연마 시간에 따른 나노토포그래피 의존성을 알아보기 위해 연마 깊이는 3000$\AA$으로 일정하게 맞췄다. 그리고 CMP 공정은 Strasbaugh 6EC를 사용하였으며, 패드는 IC1000/SUBA4(Rodel)이다. 그리고 연마시 적용된 압력은 4psi(Pounds per Square Inch), 헤드와 정반(table)의 회전속도는 각각 70rpm이다 슬러리는 A, B 모두 CeO$_2$ 슬러리로 입자크기가 다른 것을 사용하였고, 농도를 달리한 계면활성제가 첨가되었다. CMP 전 후 웨이퍼의 막 두께 측정은 Nanospec 180(Nanometrics)과 spectroscopic ellipsometer (MOSS-ES4G, SOPRA)가 사용되었다.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2001.04a
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• pp.1068-1071
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• 2001

Recently, the minimum line width shows a tendancy to decrease and the multi-level to increase in semiconductor. Therefore, a planarization technique is needed, which chemical polishing(CMP) is considered as one of the most important process. CMP accomplishes a high polishing performance and a global planarization of high quality. But there are several defects in CMP such as microscratches, abrasive contaminations, and non-uniformity of polished wafer edges. Spin Etching can improve the defects of CMP. It uses abrasive-free chemical solution instead of slurry. Wafer rotates and chemical solution is simultaneously dispensed on a whole surface of the wafer. Thereby chemical reaction is occurred on the surface of wafer, material is removed. On this study, TEOS film is removed by CMP and Spin Etching, the results are estimated at a viewpoint of material removal rate(MRR) and within wafer non-uniformity(WIWNU).

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.05a
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• pp.759-762
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• 2014

반도체소자의 제조 공정 기술 중 구리패턴을 얻기 위해서 사용하는 화학.기계적 연마(CMP)를 이용한 평탄화와 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할 필요가 있는데, 이때 획득되는 센서값을 실제 두께 값으로 환산하는 계산과정에서 오차가 발생할 수 있다. 실제 측정 값에 근사한 값을 얻도록 단순평균을 이용한 방법, 이동 평균, 필터 들을 사용하여 결과를 비교하여 옹고스트롬 단위의 두께를 실시간으로 측정하는 제어 시스템의 편차를 줄이도록 하는 방법의 구현에 대해 기술한다.

• The Journal of the Korea institute of electronic communication sciences
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• v.17 no.6
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• pp.1175-1180
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• 2022

STI has been studied a lot as a process technology for wide area planarization according to miniaturization and high integration of semiconductor devices. In this study, as methods for improving the STI profile, wet etching of pad oxide using hydrofluorine solution and dry etching of O₂+CF₄ after STI dry etching were proposed. This process technology showed improvement in profile imbalance and leakage current between patterns according to device density compared to the conventional method. In addition, as a result of measuring the HLD thickness after CMP for a device having the same STI depth and HLD deposition, the measured value was different depending on the device density. It was confirmed that this was due to the difference in the thickness of the nitride film according to the device density after CMP and the selectivity of the slurry.