• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.197.2-197.2
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• 2014

그래핀(graphene)의 라만 스펙트럼은 전하밀도(charge density)와 기계적 변형(strain)에 민감하여 연구에 널리 활용되고 있다. 본 연구에서는 기계적 박리법으로 만든 그래핀에 황산 수용액으로 p-형 화학도핑(chemical doping)을 유발시키고 전하밀도의 변이에 따른 라만 스펙트럼의 변화를 조사하였다. 이러한 변화를 통해 황산과 물 분자의 계면 확산을 이해하고, $SiO_2/Si$ 기판의 화학적 특성이 미치는 영향을 파악하고자 하였다. 분자의 효율적인 계면 확산을 위해 고온 산화반응을 이용하여 그래핀의 기저면에 나노공(nanopore)을 만든 후, 액상에서 라만 스펙트럼을 측정하였다. 증류수 속에 담궜을 때 물 분자가 그래핀-기판 계면 사이로 확산되면서 열처리에 의해 유발된 정공이 사라짐을 확인하고, D-봉우리의 가역적인 변화로부터 그래핀의 구조적 변화를 유추하였다. 황산 농도를 증가시켰을 때 G와 2D-봉우리의 진동수가 상호간에 일정한 비율로 증가하여 정공의 밀도가 증가함 알 수 있었다. 동일한 시료에 대해 황산의 농도를 감소시킴으로써 p-형 도핑을 제거하고 동일한 반응을 가역적으로 반복할 수 있었다. 상기한 분자의 2차원 확산 현상은 나노공의 유무와 기판의 전처리 조건에 따라 크게 달라진다는 사실을 확인 할 수 있었다. 또한 여러 파장에서 측정된 전하밀도와 기계적 변형에 의한 G와 2D-봉우리의 진동수 변화로부터 다른 연구자들이 활용할 수 있는 검정곡선을 제시하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.75-75
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• 2009

반도체 및 전자기기 산업에 있어 비활성메모리 (NVM)는 중요한 부운을 차지한다. NVM은 디스플레이 분야에 많은 기여를 하고 있으며, 특히 AMOLED에 적용이 가능하여 온도에 따라 변하는 구동 전류, 휘도, color balance에 따른 문제를 해결하는데 큰 역할을 한다. 본 연구는 NNN 구조에서 터널 층을 $SiN_X$ 박막에서 $SiO_XN_Y$ 박막으로 대체하기위한 $SiO_XN_Y$ 박막을 이용한 NNO구조의 NVM에 관한 연구이다. 이로 인하여 보다 얇으면서 우수한 절연 특성을 가지는 박막을 사용함으로써 실리콘 층으로부터 전하의 터널링 효과를 높여 전하 저장 정도를 높이고, 메모리 retention 특성을 향상시키는 터널 박막을 성장 시킬 수 있다. 최적의 NNO 구조의 메모리 소자를 제작하기 위하여 MIS 상태로 다양한 조건의 실험을 진행하였다. 처음으로 블로킹 박막의 두께를 조절하는 실험을 진행하여 최적 두께의 블로킹 박막을 찾았으며, 다음으로 전하 저장 박막의 band gap을 조절하여 최적의 band gap을 갖는 $SiN_X$ 박막을 찾았다. 마지막으로 최적두께의 $SiO_XN_Y$박막을 찾는 실험을 진행하였다. MIS 상태에서의 최적의 NNO 구조를 이용하여 유리 기판 상에 NNO 구조의 NVM 소자를 제작하였다. 제작된 메모리 소자는 문턱전압이 -1.48 V로 낮은 구동전압을 보였으며, I-V의 slope 값 역시 약 0.3 V/decade로 낮은 값을 보인다. 전류 점멸비($I_{ON}/I_{OFF}$)는 약 $5\times10^6$로 무수하였다. $SiN_X$의 band gap을 다양하게 조절하여 band gap 차이에 의한 밴드 저장 방식을 사용하였다. 또한 $SiN_X$은 전하를 전하 포획(trap) 방식으로 저장하기 때문에 본 연구에서의 메모리 소자는 밴드 저장 방식과 전하 포획 방식을 동시에 사용하여 우수한 메모리 특성을 갖게 될 것으로 기대된다. 우수한 비휘발성 메모리 소자를 제작하기 위해 메모리 특성에 많은 영향을 주는 터널 박막과 전하 저장 층을 다양화하여 소자를 제작하였다. 터널 박막은 터널링이 일어나기 쉽도록 최대한 얇으며, 전하 저장 층으로부터 기판으로 전하가 쉽게 빠져나오지 못하도록 절연 특성이 우수한 박막을 사용하였다. 전하 저장 층은 band gap이 작으며 trap 공간이 많은 박막을 사용하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• 생명과학회지
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• 제16권1호
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• pp.37-43
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• 2006

간극결합은 이웃하는 두 세포 사이에 형성된 이온채널이며 또한 단일세포막에서도 작용한다. 간극결합채널을 형성하는 아미노 말단의 10번째 아미노산 잔기 부위까지가 개폐극성(gating polarity)과 전류-전압관계에 영향을 미친다. 정상적인 Cx32 채널은 음성의 개폐극성과 내향적인 정류현상을 보이는 반면, 음성전하를 띠는 aspartate로 치환된 T8D 채널은 반대의 개폐극성과 직선의 정류현상을 보인다. 이러한 개폐극성과 정류현상의 변화가 전하 자체에 의한 것인지 아니면 아미노 말단의 구조적인 변화에 의한 것인지는 아직 불명확하다. 이러한 문제점을 규명하기 위하여 아미노 말단의 8번째 아미노산 잔기를 cysteine기로 치환시킨 T8C 채널을 만들어 substituted-cysteine accessibility method (SCAM) 방법으로 이 채널의 생물리학적 특성을 조사하고자 하였다. T8C 채널은 정상적인 Cx32 채널처럼 음성의 개폐극성과 내향적인 정류현상을 보였으며, cysteine기로 치환이 정상적인 Cx32 채널의 원래 구조를 변화시키지 않았다는 것을 의미한다. 본 연구에서는 이런 전하효과를 규명하기 위하여 음성 전하를 갖는 MTSES-와 양성전하를 갖는 MTSET+를 사용하였다. MTSES-를 처리하면 T8C 채널은 T8D 채널의 특성처럼 양성의 개폐극성과 직선의 정류현상을 보였다. 그러나 양성전하를 갖는 MTSET+를 처리한 경우에는 T8C 채널은 본래의 특성을 그대로 유지하였다. 작은 분자의 MTS에 의해서 부여된 전하가 아미노 말단의 구조적인 변화를 초래하지는 않을 것으로 생각된다. 따라서 반대의 전하를 띠는 MTSES-와 MTSET+가 서로 상반대는 영향을 미치는 것으로 보아 본 연구에서 관찰된 개폐극성과 전류-전압의 변화는 아미노말단의 구조적인 변화라기보다는 MTS에 의해서 부여된 전하 자체에 기인한다고 할 수 있다. 또한 MTS가 아미노말단의 8번째 부위에 접근하여 반응을 일으킬 수 있다는 결과는 간극결합채널의 아미노말단이 채널의 통로(pore)를 형성한다는 가설을 뒷받침한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.229-229
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• 2011

부유 게이트 Floating gate (FG) 플래시 메모리 소자의 단점을 개선하기 위해 전하 포획 층에 전하를 저장하는 전하 포획 플래시 메모리 Charge trap flash (CTF)소자에 대한 연구가 활발히 진행되고 있다. CTF소자는 FG플래시 메모리 소자에 비해 비례축소가 용이하고 긴 retention time을 가지며, 낮은 구동 전압을 사용하는 장점을 가지고 있다. CTF 소자에서 비례축소에 따라 단채널 효과와 펀치-쓰루 현상이 증가하는 문제점이 있다.본 연구에서는 CTF 단채널 효과와 펀치-쓰루 현상을 감소시키기 위한 방법으로 silicon-on-insulator (SOI) 기판을 사용하였으며 SOI기판에서 절연층의 깊이에 따른 전기적 특성을 고찰하였다. silicon-oxide-nitride-oxide-silicon(SONOS) 구조를 가진 CTF 메모리 소자를 사용하여 절연층의 깊이 변화에 따른 subthreshold swing특성, 쓰기-지우기 동작 특성을 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 조사하였다. 소스와 드레인의 junction depth는 20 nm 사용하였고, 절연층의 깊이는 5 nm~25 nm까지 변화하면서 절연층의 깊이가 20 nm이하인 fully depletion 소자에 비해, 절연층의 깊이가 25 nm인 소자는 partially depletion으로 인해서 드레인 전류 레벨이 낮아지고 subthreshold swing값이 증가하는 현상이 나타났다. 절연층의 깊이가 너무 얕을 경우, 채널 형성의 어려움으로 인해 subthreshold swing과 드레인 전류 레벨의 전기적성질이 SOI기판을 사용하지 않았을 경우보다 떨어지는 경향을 보였다. 절연층의 깊이가 17.5 nm인 경우, CTF소자의 subthreshold swing과 드레인 전류 레벨이 가장 좋은 특성을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.112-112
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• 2015

유기 분자들은 대부분 전기가 잘 통하지 않아, 그 응용이 매우 제한적이었으나, 1985년의 C. W. Tang 교수의 다층 구조 전자소자의 보고를 기점으로 급격한 발전을 이루었다. 현재는 유기분자를 이용한 디스플레이인 AMOLED(아몰레드)를 적용한 스마트폰, TV등이 상용화 되었을 정도로 기술 성숙도가 매우 높아졌다. 그러나 여전히 분자 시스템에서의 전하 수송에 대해서는 하나의 정립된 모델이 없다. 일례로, 밴드 수송과 호핑 수송 등 두 가지 다른 전하수송 특성이 보고되고 있다. 본 발표에서는 계면 에너지레벨 접합과, 분자층 내부의 분자간 상호작용(호핑 수송 위주로) 측면에서 분자 시스템의 전하 수송에 대해 논의한다.

• 한국전산구조공학회논문집
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• 제34권4호
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• pp.191-197
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• 2021

분자동역학에서의 원자들의 유도전하를 계산하기 위해서는 유도전하를 미지수로 하는 선형방정식을 풀어야 하는데 원자들의 위치가 변화할 때마다 필요한 계산이므로 상당한 계산비용이 요구된다. 따라서 효율적인 유도전하 계산 방법은 다양한 시스템을 해석하기 위해서 필수적이다. 본 연구에서는 constraints가 존재하는 Lagrange 방정식의 해에 대한 선형 시스템, 즉 saddle point를 가지는 문제를 해결하기 위해서 Uzawa method를 도입하였다. Uzawa 매개변수가 수렴 속도에 영향을 미치는 단점을 극복하고 행렬 연산의 효율성을 위해서 Schur complement와 preconditioned conjugate gradient (PCG) 방법을 통해 계산의 효율성을 극대화하는 가속 Uzawa algorithm을 적용한다. 두 금속 나노입자가 전기장에 놓여진 분자동역학 수치모델을 통해서 제시된 방법이 유도전하계산의 수렴성, 효율성 측면에서 모두 향상된 결과를 도출함을 확인하였다. 특히 기존의 가우스 소거법에 의한 계산보다 약 1/10으로 계산비용이 절감되었고, 기본 Uzawa method에 비하여 conjugate gradient (CG)의 높은 수렴성이 입증되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.193-193
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• 2010

서로 다른 유전 물질을 이용하여 다층구조의 터널장벽을 이용하여 비휘발성 메모리 소자의 동작 특성 및 전하보존 특성을 향상시킬 수 있음이 보고되었다.[1-3] 본 연구에서는 $SiO_2/Si_3N_4/SiO_2$구조의 다층 구조의 터널 장벽을 이용하여 $WSi_2$ 나노 입자 비휘발성 메모리 소자를 제작하였다. P-형 Si 기판에 100 nm 두께의 Poly-Si 박막을 증착시켜 소스, 드레인 및 게이트 영역을 포토 리소그래피를 이용하여 형성하였다. $SiO_2/Si_3N_4/SiO_2$(ONO) 터널장벽은 CVD (chemical vapor deposition) 장치로 각각 2 nm, 2 nm 와 3 nm 두께로 형성하였으며, 그 위에 $WSi_2$ 박막을 3~4 nm 마그내트론 스퍼터링 방법으로 증착하였다. ONO 터널 장벽구조 위에 $WSi_2$나노입자를 형성시키기 위해, $N_2$분위기에서 급속열처리 방법을 이용하여 $900^{\circ}C$에서 1분간 열처리를 하였다. 마지막으로 20 nm 두께의 컨트롤 절연막을 초고진공 스퍼터를 이용하여 증착하고, Al 박막을 200 nm 두께로 증착하였다. 여기서. 제작된 메모리 소자의 게이트 길이와 선폭은 모두 $10\;{\mu}m$ 이다. 비휘발성 메모리 소자의 전기적 특성은 HP 4156A 반도체 파라미터 장비, Agilent 81104 A 80MHz 펄스/패턴 발생기를 이용하였다. 또한 전하 저장 터널링 메커니즘과, 전하누설의 원인을 분석하고 소자의 열적 안정성을 확인하기 위하여 $25^{\circ}C$ 에서 $125^{\circ}C$ 로 온도를 변화시켜 외부로 방출되는 전하의 활성화 에너지를 확인하여 누설근원을 확인하였다.

• 한국토양비료학회지
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• 제37권3호
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• pp.136-142
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• 2004

몬모릴로나이트와 일라이트를 대상으로 Hybrid 모델, 세슘흡착법, CEC와 결정분석 및 전원소분석으로 계산한 영구전하량을 상호 비교하였다. 격자구조 계산에 의하면 몬모릴로나이트와 일라이트의 영구전하는 각각 $71.82cmol\;kg^{-1}$, $14.20cmol\;kg^{-1}$로 나타났고. 세슘흡착법으로 구한 영구전하는 격자 구조의 계산 값과 $3.07-6.41cmol\;kg^{-1}$ 이하의 차이를 나타내었다. 따라서 세슘흡착법으로 구한 영구전하 량은 이론적 계산치와 일치함을 알 수 있었다. Hybrid 모델로 구한 영구전하 값은 세슘흡착법과 격자계산법에 비하여 약 5-13배가 과소평가되므로 이 모델을 점토광물의 영구전하 측정에 적용하기는 어려울 것으로 판단되었다. 암모늄 이온을 이용한 양이온교환용량 값의 경우 몬모릴로나이트는 세슘흡착법으로 구한 영구전하 값과 동일하였다. 한편 일라이트에서 영구전하의 이론적 계산치와 CEC 값이 차이를 나타낸 것은 CEC측정에 사용된 암모늄 이온이 층간에 고정된 칼륨이온을 치환시킴으로서 CEC가 상대적으로 높게 평가된 것으로 판단되었다. 이상의 결과를 종합하여 볼 때 영구전하의 함량이 높은 점토광물이나 토양에서 영구전하를 분리 정량하고자 할 때에는 세슘흡착법을 이용하는 것이 바람직할 것으로 판단되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.219-219
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• 2010

기존의 플로팅 타입의 메모리는 소자의 소형화에 따른 인접 셀 간의 커플링 현상과 전계에 따른 누설전류의 증가 등과 같은 문제가 발생한다. 이에 대한 해결책으로서 전하 저장 층을 폴리실리콘에서 유전체를 사용하는 SONOS 형태의 메모리와 NFGM (Nano-Floating Gate Memory)연구가 되고 있다. 그러나 높은 구동 전압, 느린 쓰기/지우기 속도 그리고 10년의 전하보존에 대한 리텐션 특성을 만족을 시키지 못하는 문제가 있다. 이러한 문제를 해결 하고자 터널베리어를 엔지니어링 하는 TBM (Tunnel Barrier Engineering Memory) 기술에 대한 연구가 활발히 진행 중이다. TBM 기술은 터널 층을 매우 얇은 다층의 유전체를 사용하여 전계에 따른 터널베리어의 민감도를 증가시킴으로써 빠른 쓰기/지우기 동작이 가능하며, 10년의 전하 보존 특성을 만족 시킬 수 있는 차세대 비휘발성 메모리 기술이다. 또한 고유전율 물질을 터널층으로 이용하면 메모리 특성을 향상 시킬 수가 있다. 일반적으로 TBM 기술에는 VARIOT 구조와 CRESTED 구조로 나눠지는데 본 연구에서는 두 구조의 장점을 가지는 Staggered tunnel barrier 구조를 $Si_3N_4$와 HfAlO을 이용하여 디자인 하였다. 이때 HfO2와 Al2O3의 조성비는 3:1의 조성을 갖는다. $Si_3N_4$와 HfAlO을 각각 3 nm로 적층하여 리세스(Recess) 구조의 트랜지스터를 제작하여 차세대 비휘발성 메모리로써의 가능성을 알아보았다.