• 한국정밀공학회지
• /
• 제17권7호
• /
• pp.226-231
• /
• 2000

New types of the micro heat flux sensor are designed and fabricated using SU-8 and Cu electroplating. And then calibrated under convection environment. The thermal path was made by SU-8 structure and electroplated Cu layers. The bottom surface of the micro heat flux sensor receives the heat flux from the wall, Then the heat flows along the Cu layers and drains out to the environment with producing the temperature difference at the upper layer of Cu. By measuring this temperature difference, the heat flux from the wall can be obtained. The temperature difference is measured by thermopile which is composed of Ni-Cr pairs or Al-chromel pairs. The calibration is accomplished under convection environment because it is most frequent situation. The range of the sensitivity is 0.11~2.02$\mu$V/(㎽/$\textrm{cm}^2$) for the various heat flux and Reynolds numbers.

• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 2015년도 추계학술대회 논문집
• /
• pp.191-191
• /
• 2015

반도체 소자 성능 향상을 위한 3차원 TSV배선 공정이 연구되었다. 전기도금을 이용한 TSV 공정 시 기존에는 황산 구리 수용액내에 억제제, 가속제, 평탄제등을 첨가한 복잡한 전해질이 사용되었지만 본 연구에서는 억제제만을 이용하여 Cu bottom-up filling에 성공하여 전해질의 조성을 단순화 시켰다.

• 마이크로전자및패키징학회지
• /
• 제11권4호
• /
• pp.1-5
• /
• 2004

다층 연성기판은 높은 전기 전도성과 낮은 절연상수로 잘 알려진 구리와 폴리이미드로 구성되어 있다. 본 연구에서는 이러한 다층연성기판을 패턴된 스테인리스 스틸 위에 구리선을 전기도금하고 폴리이미드를 코팅함에 의해서 균일한 형태의 $5{\mu}m$-pitch의 전도선을 제조하는데 성공하였다. 또한, 다층기판 형성시 비아흘은 UV 레이저로 형성시켰으며 구리와 주석을 전기 도금함으로 이를 채웠다. 그런다음 비아와 전도선이 붙은 채로 스테인리스 스틸에서 벗겨냈다. 이렇게 형성된 각각의 층을 한번에 적층하여 다층연성기판을 완성하였다. 적층시 주석과 구리사이에 고체상태 반응(Solid state reaction)이 발생하여 $Cu_6Sn_5$ and $Cu_3Sn$을 형성하였으며 비아패드에 비아가 수직으로 위치한 완전한 형태의 층간 연결을 형성하였다. 이러한 비아 형성 공정은 V형태의 비아나 페이스트 비아와 비교할 때 좋은 전기적 특성, 저가공정등의 여러 장점을 가지고 있다.

• 마이크로전자및패키징학회지
• /
• 제29권1호
• /
• pp.49-54
• /
• 2022

반도체 Si 웨이퍼 Cu 배선을 제작하는데 사용하는 submicron 크기의 다마신 패턴의 구리 도금공정을 동일한 조건의 유기첨가제 및 전류밀도 조건을 사용하여 PCB 금속배선에 사용되는 수십 micron 크기의 패턴 도금에 적용하였다. PCB 패턴의 종횡비가 작아 쉽게 채워질 것으로 기대했던 것과는 달리, 이 경우 패턴 내부에 위치별 도금 두께 불균일도가 심화되는 것이 관찰되었다. 이러한 원인을 정량적으로 분석하기 위해 유동 및 전기장을 고려한 전기화학적 해석을 진행하였으며, 이를 통해 패턴 바닥부 코너에서 측벽과 바닥부의 도금에 의한 용액내 Cu²⁺ 이온의 고갈이 상대적으로 패턴 상부보다 빠르게 일어나는 것이 확인되었다. 이는 Cu²⁺ 이온의 확산계수가 2.65×10^-10 m²/s 로 초당 16.3 ㎛정도의 평균 이동거리를 가짐으로, 이 값이 다마신 패턴에서는 충분히 커서 원활하게 패턴 내부까지 이온 공급이 이루어지나, 수십 micron 크기를 갖는 PCB 크기에서는 소진된 구리이온을 보충해 주기 위해 충분한 시간이 필요하기 때문인 것으로 확인되었다. 구리 이온을 충분히 공급해 주기 위해 전류밀도를 낮춰 Cu²⁺ 이온이 확산할 수 있는 충분한 시간을 할애해 줌으로써 두께 균일도가 향상되는 것을 알 수 있었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2010년도 하계학술대회 논문집
• /
• pp.317-317
• /
• 2010

전자기기의 수요 증가와 함께 기기의 소형화, 고집적화가 요구되어짐에 따라 packaging 기술 개발에서 필요한 소재에 관한 연구가 활발히 진행되고 있다. 이에 따라 우수한 절연특성, 낮은 열팽창계수와 낮은 흡습도를 갖고 있으며 무엇보다도 플렉시블하여 3차원 조립이 가능한 LCP가 차세대 기판 부품소재로 많이 거론되고 있다. 그러나 LCP는 구리 동박을 열 압착하여 패턴을 형성하므로 미세 패턴제작이 어려운 문제점이 있다. 본 연구에서는 LCP의 열가소성 특성을 이용하여 seed 구리 도금 층을 형성하여 열 압착 후 패턴 도금 법으로 $10{\mu}m$ 이하의 패턴을 형성하였으며 구리층과 LCP 간의 접합강도를 열 압착 온도 별로 측정하였다.

• 자원리싸이클링
• /
• 제28권1호
• /
• pp.3-14
• /
• 2019

구리는 뛰어난 전기전도성 및 열전달 특성으로 인해 많은 전자기기 및 건축 부품에 활용되고 있고 니켈 등 다른 도금의 밑 도금으로 사용되는 등 현대 산업에서 필수적으로 사용되는 소재이다. 뿐만 아니라 차세대 산업군에서 배선, 센서, 데이터 장비의 사용량과 중요도가 더욱 커지면서 그 활용도가 더욱 커질 것으로 예상됨에도 불구하고 유럽발 경제위기, 중국 경제 저성장 기조, 트럼프 대통령의 공공 산업설비 투자 공약 등에 따라 가격이 급동하는 추세를 보여 안정적인 수급 확보 및 자원관리에 어려움을 겪는 실정이다. 국내 구리 사용량의 거의 대부분을 전기동을 이용하여 사용하기 때문에 본 연구에서는 상용화 되고 있는 구리 재활용 기술과 연구 단계에 머물고 있는 구리 재활용 기술을 구분하여 각각의 기술적 수준을 파악하였다. 이를 통해 각 공정별 특징과 향후 기술개발이 요구되는 분야를 고찰해 보고자 하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
• /
• pp.131-131
• /
• 2016

기원전 5000년 이집트에서부터 시작된 도금은 시간이 지남에 따라 점점 발전하여, 1900년대에 들어 전기를 이용한 도금공정이 개발되었고, 현재 뿌리산업으로써 각종 제조업에 널리 이용되고 있다. 도금 공정은 금속을 부식으로부터 보호하고, 제품의 심미성과 기능성, 생산성 등을 높이기 위해 주로 이용된다. 전주도금 공정은 완벽하게 동일한 형태의 생산품을 다량으로 제작 할 수 있기 때문에, 그 높은 생산성으로 주목 받고 있다. 특히, 나노/마이크로 크기의 정밀 소자 등을 가공하는 차세대 기술인 LIGA공정과 접목이 가능하다는 장점이 있다. 몰드를 이용하여 복제하는 방식인 전주 도금은 도금공정이 끝난 후 몰드와 완성된 제품을 분리해내는 추가공정이 필연적으로 발생하게 되는데, 둘 사이의 접착력을 낮추기 위하여 몰드의 표면에 이형박리제를 도포하게 된다. 이형박리제로는 전기가 잘 흐르면서 접착력이 낮은 이산화 셀렌이나 중크롬산이 주로 이용되지만, 원활한 박리를 위해서는 그 두께가 30 um 이상 확보되어야 하기 때문에 정밀한 미세구조 전주도금이 어렵다는 문제점이 있다. 또한 이와 같은 화학 약품들은 매우 유독하기 때문에 추가적인 폐수 처리 공정이 필요하며, 작업자의 안전을 위협하고 심각한 환경 오염을 초래한다는 추가적인 문제가 발생한다. 따라서, 매우 얇고 친 환경적이며 안전한 전주도금 이형박리제에 대한 연구가 요구되고 있다. 본 연구에서는 전주도금 몰드로 사용한 구리의 표면에 TCVD를 이용하여 단일 층 그래핀을 성장시킨 후, 그래핀이 코팅된 몰드에 구리를 전주도금하여 박리하였다. 박리 후 그래핀은 몰드에 손상 없이 남아있는 것을 Raman microscopy를 통해서 확인하였고, 몰드와 그래핀 사이의 접착력 (약 $0.71J/m^2$)에 비해 그래핀과 전주도금 샘플간에 낮은 접착력 (약 $0.52J/m^2$)을 갖는 것을 확인하였다. 이와 같이 낮은 접착력을 통해 박리 시 표면구조의 손상 없이 정밀한 구조의 미세 패턴구조를 형성할 수 있었다. 전주도금을 이용한 전극 형성과 고분자와의 융합을 통해 유연기판을 제작하여 bending 실험을 진행하였다. $90^{\circ}$의 bending 각도로 10000회 이하에서는 저항의 변화가 없었고, LED chip을 mounting한 후 곡률반경 4.5 mm까지 bending을 진행하여도 이상 없이 LED가 발광하는 것을 확인하였다. 위와 같은 전주도금 공정을 이용하여 고집적 전자기기, 광학기기, 센서기기 등의 다양한 어플리케이션의 부품제조에 활용될 수 있을 것으로 기대한다.

• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 2018년도 춘계학술대회 논문집
• /
• pp.80-80
• /
• 2018

실리콘 관통전극 (Through Silicon Via, TSV)는 메모리 칩을 적층하여 고밀도의 집적회로를 구현하는 기술로, 기존의 와이어 본딩 (Wire bonding) 기술보다 낮은 소비전력과 빠른 속도가 특징인 3차원 집적기술 중 하나이다. TSV는 일반적으로 도금 공정을 통하여 충전되는데, 고종횡비의 TSV에 결함 없이 구리를 충전하기 위해서 3종의 유기첨가제(억제제, 가속제, 평탄제)가 도금액에 첨가되어야 한다. 이러한 첨가제 중 결함 발생유무에 가장 큰 영향을 주는 첨가제는 평탄제이기 때문에, 본 연구에서는 이미다졸(imidazole) 계열, 이민(imine) 계열, 디아조늄(diazonium) 계열 및 피롤리돈(pyrrolidone) 계열과 같은 평탄제(leveler)의 작용기에 따라 TSV 충전 성능을 조사하였다. TSV 충전 시 관능기의 거동을 규명하기 위해 QCM (quartz crystal microbalance) 및 EQCM (electrochemical QCM)을 사용하여 흡착 정도를 측정하였다. 실험 결과, 디아조늄 계열의 평탄제는 TSV를 결함 없이 충전하였지만 다른 작용기를 갖는 평탄제는 TSV 내 결함이 발생하였다. QCM 분석에서 디아조늄 계열의 평탄제는 낮은 흡착률을 보이지만 EQCM 분석에서는 높은 흡착률을 나타내었다. 즉, 디아조늄 계열의 평탄제는 전기 도금 동안 전류밀도가 집중되는 TSV의 상부 모서리에서 국부적인 흡착을 선호하며 이로 인하여 무결함 충전이 달성된다고 추론할 수 있다.

• 한국재료학회지
• /
• 제10권9호
• /
• pp.593-600
• /
• 2000

본 연구에서는 도핑하지 않은 다이아몬드 박막에서의 전류전도 경로를 체계적으로 규명하고 다이아몬드 박막의 전도기구에 대해 조사하였다. 도핑되지 않은 다결정 다이아몬드 박막에서 두께와 측정방향에 따른 교류 임피던스법에 의해 측정된 저향값이 기존의 표면전도 모델과는 일치하지 안니하였다. 다이아몬드 박막에 구리를 전기도금한 결과 구리는 결정립계에만 불연속적으로 도금되었고 다이아몬드 박막 위에 은을 증착한 후 전지에칭을 한 결과 결정립계가 우선 에칭이 되어 전류가 결정립계를 통하여 흐름을 확인하였다. 또, 리본형 다이아몬드 박막의 표면을 절연층으로 형성시킨 후 박막 내부의 결정립계를 통하여 전류가 흘러 전기도금이 되는 것으로부터 다결정 다이아몬드 박막의 주요 전기전도 경로는 결정립계임을 확인하였다. 높은 전기전도도를 보여주는 다이아몬드 박막은 전도 활성화 에너지가 45meV 정도이었고 dangling bond 밀도는 낮았다. 그러나 산소 열처리나 수소플라즈마처리가 Si passivation 이론과는 반대로 dangling bond 밀도를 증가시키면서 전기전도성을 떨어뜨렸다. 이 결과들과 표면의 탄소화학결합을 연결시켜 높은 전도성을 야기시키는 결합은 H-C-C-H 결합임을 추론하였다.

• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 2017년도 춘계학술대회 논문집
• /
• pp.67.1-67.1
• /
• 2017

구리는 탄성이방성이 큰 재료로 Si 박막상에 성장시키면 (111) 방향으로 우선 배향된 박막을 얻을 수 있다. 본 연구는 이러한 (111) 우선 방위를 갖는 Cu 박막의 전기도금층의 재결정 후의 매우 평탄한 표면을 갖는 박막에서 에칭에 따른 박막의 단차와 표면형상을 통해 결정방위별 에칭 특성을 비교 분석한 결과이다. 10 vol% 질산용액에서 에칭한 결과는 구리의 용해에 따라 각 결정면에 대한 고유의 facetted surface morphology를 나타내며, 대표적인 결정 방위인 (111), (110), (100)에 대해 triangular flake, ridge and rectangular pyramidal shapes을 나타내는 것을 알 수 있었다. 에칭속도의 정량적 측정을 위해 120초간 2.2M 농도의 질산용액으로 에칭을 실시하였고, nanosize의 as-plated initial region, (111), (110), (100) oriented regions의 각각에서 383, 270, 276, 317 nm/min의 에칭속도를 갖는 것을 확인하였다. Facet surface의 관찰을 통해 에칭반응이 (111) front surface를 갖는 열역학적 평형상태에서 일어나며, 이러한 결정방위별 에칭속도 차이는 각 결정S면이 갖는 Kink or ledge의 밀도의 차이에 기인할 것으로 판단된다. 즉, 에칭이 평형상태에서 step flow mechanism에 의해 열역학적 평형상태를 유지하면서 진행이 된다. 본 연구는 향후 다양한 에칭관련 용액 효과, 구리 박막의 응력 및 불순물에 의한 효과를 볼 수 있는 기본 방법을 제공해 줄 것으로 기대한다.