• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.89.1-89.1
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• 2012

실리콘 반도체의 Ultra large scale integration (ULSI) 기술 및 소자의 나노스케일화에 따라 배선 금속 물질로 사용하던 알루미늄 보다 낮은 비저항을 가지면서 금속의 전자이동효과에 잘 견딜 수 있는 차세대 배선 물질로서 구리가 큰 주목을 받고 있다. 하지만 구리의 경우, 높은 확산성을 가지기 때문에 열처리 과정에서 구리 실리사이드가 형성되는 등 소자의 신뢰성 및 성능을 감소시키므로, 이를 방지하기 위한 확산 방지막이 필요하다. IC의 배선에서 사용되는 기존의 확산 방지막은 Ta, TaN, TiN, TiW, TaSiN 등으로, 대부분 금속으로 이루어져 있기 때문에 증착 장비를 이용하여 두께를 조절하는 기술, 박막의 질을 최적화 하는 과정이 필요하며, 증착 과정 중에서 불순물이 함께 증착되거나 실리사이드가 형성되는 등의 단점을 가진다. 구리 기반의 배선 물질에서 문제될 수 있는 또 한가지의 이슈는 소자의 나노스케일화에 따른 배선 선폭의 감소로 인하여 확산 방지막 두께 또한 감소되어야 하는 것으로서, 확산 방지막의 두께가 감소함에 따른 방지막의 균일성 감소, 연속성 등이 큰 문제로 작용할 수 있어 이를 해결하기 위한 새로운 기술 또는 새로운 확산 방지막 물질의 개발이 시급한 실정이다. 본 연구에서는 구리/실리콘 구조에서 금속의 실리콘 박막 내로의 확산 및 실리사이드 형성을 방지하기 위하여 그래핀을 확산 보호막으로서 사용하였다. 그래핀은 화학기상증착법을 이용하여 한 겹에서 수 겹으로 성장되었으며, PMMA 물질을 이용하여 실리콘 기판에 전사되었다. 구리/그래핀/실리콘 구조의 샘플을 500 ~ 800도의 온도 범위에서 열처리 하였고, 구리 실리사이드 형성 여부를 XRD로 분석하였다. 또한 TEM 분석을 통해 구리 실리사이드의 형성 모양을 관측하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.261-261
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• 2012

반도체 공정에서 단위소자의 고속화를 구현하기 위한 금속배선공정에 사용되는 금속재료가 최근에 Al에서 구리로 전환됨에 따라, 향후에는 모든 디바이스가 구리를 주요 배선재료로 사용할 것으로 예측되고 있다. 이러한 구리 배선재료의 도입은 미세화와 박막화라는 관점에서 습식 방법임에도 불구하고 전기도금 방법이 반도체 구리 배선공정에 적용되는 획기적인 변화를 이끌어냈다. 이에 전기도금 방법으로 생산된 구리박막에 대한 요구사항이 증가되고 있다. 전기도금으로 구리박막을 성장시킴에 있어 도금 전해액, 유기첨가제, Anode 물질의 변화는 전착된 구리 박막의 미세구조 및 화학적 구조와 전착률, 비저항 등의 물리적 전기적 특성을 다양하게 변화시킬 수 있다. 본 연구에서는 Anode 물질 변화에 따라 Anode 표면에 형성된 불순물막(Passivation layer) 및 전착된 구리박막의 특성을 조사하였다. Anode는 soluble type과 insoluble type으로 나누어 실험을 진행하였다. Anode 물질 변화에 따른, 구리 박막의 물리적 특성을 조사하기 위하여 XPS (X-ray Photoelectron Spectroscopy)로 화학조성 및 불순물에 대해 분석하였다. 그리고 FE-SEM (Field Emission Scanning Electron Microscope)를 이용하여 전착박막의 두께를 조사 하고 AFM (Atomic Force Microscope)을 이용하여 표면 거칠기를 측정하였다. 또한 전기적 특성을 조사하기 위해 4-point probe를 사용하여 구리 전착박막의 표면저항(sheet resistance)을 측정하였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.05a
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• pp.38.2-38.2
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• 2011

구리는 현재 반도체 배선으로 가장 많이 사용되는 재료이다. 배선기술이 발전함에 따라 배선두께가 얇아지게 되었고 배선간의 간격 또한 좁아지게 되었다. 간격의 감소는 RC delay 문제점을 야기하였고 이를 해결하기 위해 배선 사이에 Low-k물질을 채우는 노력이 지속되었다. 이상적으로 가장 낮은 유전율을 나타내는 물질은 공기 즉, 아무것도 채우지 않는 것이다. 하지만 이렇게 되면 기계적인 문제가 발생하는데 이를 해결하기 위해서 구리의 강도를 향상시켜야 한다. 강도를 높이려면 Hall-Petch 관계에 의해 결정립의 크기를 작게 만들어야 한다. 그렇지만 이는 곧 전기전도도의 감소를 나타내기 때문에 소자의 구동에 문제가 되어왔다. 이 문제를 해결하기 위해 펄스전해증착을 통한 나노사이즈의 쌍정구조를 가지는 구리의 개발이 진행되었다. 나노쌍정구리는 결정립이 정합면으로 이루어져 있는 쌍정구조로 이루어져 있어 전기전도도의 감소를 최소화하고 강도를 비약적으로 향상시킬 수 있을뿐더러 연신율도 높일 수 있다는 장점을 가지고 있다. 이렇게 고강도 저저항을 나타내는 나노쌍정구리는 Via filling, Through Silicon Via(TSV)에서의 칩간 연결 배선, 2차전지의 전극 등에 적용 가능성이 매우 높다. 이들은 주로 첨가제와 함께 전해증착을 통해 제작된다. 하지만 이러한 첨가제를 넣고 나노쌍정구리를 합성하기 위해 펄스전해증착을 시행할 경우, 나노 쌍정구리의 형성이 억제되고, Off-time이 존재하지 않는 일반 전해증착에서와는 다른 현상이 나타나게 된다. 이러한 이유로 본 연구에서는 현재 가장 많이 사용되고 있는 첨가제인 Poly (ethylene glycol) (PEG, 억제제)와 bis (3-sulfopropyl) disulfide (SPS, 가속제)을 사용하여 그 이유를 알아보고 첨가제를 사용하면서 나노쌍정구리의 밀도를 높일 수 있는 방안에 대해서 실험을 진행하였다.

• Journal of the Microelectronics and Packaging Society
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• v.13 no.2 s.39
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• pp.9-13
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• 2006

The copper lines in COF are usually fabricated by subtractive method. As the width of lines are smaller, the subtractive method has a lateral etching problems. In semi-additive method, copper lines are fabricated by lithographic technique followed by electroplating method. Fine line patterns of $10-40{\mu}m$ were used for this study. Two different types of thick photoresist, AZ4620 and PMER900, were employed for PR mold. Copper lines were fabricated by electroplating method. The crack were found in fine copper lines due to high residual stress when normal copper electroplating bath were used. The via filling copper electroplating bath were replaced the normal electroplating bath and then cracks were not found in the fine copper lines. During substrate etching, the lateral etching of copper lines were not occurred.

• Korean Chemical Engineering Research
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• v.47 no.2
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• pp.141-149
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• 2009

The Cu thin film material and process, which have been already used for metallization of CMOS(Complementary Metal Oxide Semiconductor), has been highlighted as the Cu metallization is introduced to the metallization process for giga - level memory devices. The recent progresses in the development of key elements in electrochemical processes like surface pretreatment or electrolyte composition are summarized in the paper, because the semiconductor metallization by electrochemical processes such as electrodeposition and electroless deposition controls the thickness of Cu film in a few nm scales. The technologies in electrodeposition and electroless deposition are described in the viewpoint of process compatibility between copper electrodeposition and damascene process, because a Cu metal line is fabricated from the Cu thin film. Silver metallization, which may be expected to be the next generation metallization material due to its lowest resistivity, is also introduced with its electrochemical fabrication methods.

• Journal of the Microelectronics and Packaging Society
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• v.29 no.4
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• pp.77-82
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• 2022

During etching process of PCB, the electroplated copper line and seed layer copper have different etching rates and it caused the over etching of copper line as well as undercut of lines. In this research, the effects of etchants composition on copper etching characteristics were investigated. The optimum concentration of hydrogen peroxide and sulfuric acid of etchants were obtained using polarization and OCV (open circuit voltage) analysis for both rolled copper and electroplated copper. The inhibiting effects of different inhibitors were investigated using OCV and ZRA (zero resistance ammeter) analysis. The galvanic current between electroplated copper and seed layer copper were measured using ZRA method. Inhibitors for least galvanic current could be chosen based on galvanic coupling in ZRA analysis.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.383-385
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• 2013

반도체소자의 고속실현을 위해서 알루미늄배선에서 40% 가량 성능을 높이는 반면 제조비용은 30%까지 낮출 수 있는 구리를 선호하고 있으나, 식각이 잘 되지 않아 원하는 패턴으로 만들어 내기가 곤란한 공정기술의 어려움과 구리물질이 지닌 유독성문제를 가지고 있다. 기존의 식각기술로는 구리패턴을 얻을 수 없는 기술적 한계 때문에 화학.기계적 연마(CMP)를 이용한 평탄화와 연마를 통해서 구리배선을 얻는 다마스커스(Damascene)기술이 개발됐고 이를 이용한 구리배선기술이 현실적으로 가능하게 됐다. CMP를 이용한 평탄화 및 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할필요가 있는데, 본 논문에서는 와전류를 이용하여 옹고스트롬 단위의 두께를 실시간으로 측정하여 제어 하는 시스템구현에 대해 기술한다.

• Korean Chemical Engineering Research
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• v.52 no.1
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• pp.26-39
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• 2014

Cu interconnection in electronic devices is fabricated via damascene process including Cu electrodeposition. In this review, Cu electrodeposition and superfilling for fabricating Cu interconnection are introduced. Superfilling results from the influences of organic additives in the electrolyte for Cu electrodeposition, and this is enabled by the local enhancement of Cu electrodeposition at the bottom of filling feature formed on the wafer through manipulating the surface coverage of organic additives. The dimension of metal interconnection has been constantly reduced to increase the integrity of electronic devices, and the width of interconnection reaches the range of few tens of nanometer. This size reduction raises the issues, which are the deterioration of electrical property and the reliability of Cu interconnection, and the difficulty of Cu superfilling. The various researches on the development of organic additives for the modification of Cu microstructure, the application of pulse and pulse-reverse electrodeposition, Cu-based alloy superfilling for improvement of reliability, and the enhancement of superfilling phenomenon to overcome the current problems are addressed in this review.

• Journal of the Korean Electrochemical Society
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• v.20 no.1
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• pp.1-6
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• 2017

This study investigated the effect of surface pretreatment, which removes native Cu oxides on Cu seed layer, on subsequent Cu electro-/electroless deposition in Cu interconnection. The native Cu oxides were removed by using citric acid-based solution frequently used in Cu chemical mechanical polishing process and the selective Cu oxide removal was successfully achieved by controlling the solution composition. The characterization of electro-/electrolessly deposited Cu films after the oxide removal was then performed in terms of film resistivity, surface roughness, etc. It was observed that the lowest film resistivity and surface roughness were obtained from the substrate whose native Cu oxides were selectively removed.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.326-326
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• 2011

반도체 소자의 집적화/소형화에 따라, 낮은 비저항을 가진 구리(Cu)를 이용한 배선공정에 관한 연구가 활발하게 진행되고 있다. 구리배선 공정에 있어 전기 도금법이 다양하게 적용됨에 따라, 구리도금 박막 형성을 위해 사용되는 Cu seed 층의 상태는 배선으로 형성된 Cu박막 특성에 크게 영향을 미친다 [1-3]. 본 연구에서는 sputter 방식으로 증착된 Cu seed 층(Cu seed / Ti / Si) 위에 형성된 자연산화막을 제거하기 위하여 다양한 세정방법을 도입하여 비교 분석하였다. 계면활성제인 TS-40A를 비롯한 NH4OH 용액과 H2SO4 용액을 사용하여 Cu seed 층 위에 형성된 구리산화막을 제거함으로서 형성된 표면형상 및 표면상태를 조사분석 하였다. FE-SEM (Field Emission Scanning Electron Microscope)을 이용하여 표면 처리된 Cu seed층 표면의 형상 및 roughness 등을 측정하였고, XPS (X-ray Photoelectron Spectroscopy)를 이용하여 표면 처리된 Cu seed 표면의 화학구조 및 불순물 상태를 조사하였다.