• The Korean Journal of Rheology
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• v.1 no.1
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• pp.71-79
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• 1989

임계연신비로 특징지어지는 비등온 방사공정에서의 Draw Resonance 발생을, White 의 변형속도에 따라 변하는 물질의 이완시간 모델에 의한 convected Maxwell 유체의 방사 모형을 사용해서 연구했다. 임계연신비의 계산에는 다른 연구자들이 이용하는 통상의 복잡 한 수치계산인 eigenvalue 방법을 쓰지 않고 전파하는 동적 waves 에 근거한 간단한 Hyun 의 이론을 사용했다. 그 결과 Staton Number와 냉각 공기온도로서 나타내지는 방사공정의 냉각이 공정을 안정시킨다는 것이 밝혀졌다. 다시 말해서 연신점도가 변형후화인 유체이거 나 변형박화인 유체이거난 상관없이 항상 Stanton Number가 켜지거나 또는 냉각공기온도 가 낮아질수록(즉냉각효과가 커질 때) 임계연신비가 커지는 것이다(단변형박화 dvcp의 빌부 구간을 제외하고) 한편 Draw Resonacnce 에 미치는 냉각의 효과는 무차원 이완시간(a Weissenberg Number 혹은 a Deborah number)이 커질수록 작아진다는 것도 발견됐다. 이 것은 process Time 이 작아지면 열전달이 작아지기 때문이다. 이러한 내용들은 다른 연구 자들의 결과와도 잘 부합된다.

• Proceedings of the KAIS Fall Conference
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• 2002.11a
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• pp.238-242
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• 2002

본 논문에서는 3차원 마이크로구조물을 위한 새로운 Thick Photoresist(TPR) 공정 기술을 개발하였다. 일반적으로 Thin Photoresist는 얇은 두께로 코팅을 할 수 있다. 그러나 SU-8과 같은 TRP은 몇 십 ㎛ 또는 그 이상으로 코팅이 가능하고 높은 종횡비를 얻을 수 있다. SU-8과 같은 TPR을 사용하여 마이크로구조물을 제작할 때 TPR의 crack들은 bake시의 갑작스런 tool down에 의한 stress에 의해 나타나는데, 이러한 crack들은 마이크로구조물의 도금을 어렵게 만든다. 본 논문에서는 TPR의 코팅, baking 시간 조절, cool down과 PEB(Post Expose Sake) 시간 조절을 통하여 stress에 의해 발생되는 crack이 없는 3차원 마이크로구조물을 제작할 수 있는 새로운 공정 기술을 개발하였다.

• Proceedings of the Korean Operations and Management Science Society Conference
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• 2000.04a
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• pp.377-380
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• 2000

본 연구에서는 자동차의 차체조립공정설계를 위하여 FACTOR/AIM 및 자체 개발한 생산시스템 성능평가를 위한 시뮬레이션 프로그램을 이용하여 비교 연구하였다. 이를 위하여 먼저 자체에서 개발한 시스템성능 산정 방법으로 초기 해를 구하고 세부 생산라인의 고장 Data와 조립라인의 구성, 운반장비 등의 다양한 여건을 고려하기 위하여 FACTOR/AIM을 사용하였다. Data의 분석을 위하여 Expert Fit를 사용하였으며 초기 시스템 모델링 및 Data로부터 목표 생산시스템을 만족하는 시스템을 단계별로 찾아가는 과정을 사용하여 최적 해를 구하였다. 본 연구에서 분석한 K회사의 경우 목표 생산량 70대/시간을 만족하기 위하여 4 차의 개선을 통하여 71.57대/시간의 생산라인을 구하였다. 본 연구에서 생산조립라인의 공정설계를 위한 시뮬레이션 과정을 실 예를 들어 제시하였으며 다른 제품의 생산공정분석에도 활용 가능하리라 생각된다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2012.11a
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• pp.101-102
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• 2012

Thermal Diffusion Process(TD Process)을 통하여 베어링강 소재인 SUJ2 표면에 Vanadium Carbide를 석출시켜 표면 물성에 관한 연구를 진항하였다. $900{\sim}950^{\circ}C$ 온도와 2~6H 공정시간에 따라 TD Process에 의한 코팅층의 변화를 Micro Vikers Hardness Tester와 광학현미경, SEM, EDS를 통하여 관찰하였다. 그 결과 공정시간 및 온도는 코팅층 성장과 비례한다는 것을 확인 할 수 있었고 SUJ2 표면에 성장된 코팅층은 높은 경도값을 갖는 VC, CrC 코팅층임을 확인하였다.

• Korean Journal of Optics and Photonics
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• v.3 no.4
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• pp.273-279
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• 1992

Position reading devices such as optical encoders are most essential components in numerical control (NC) machines and robots. Fabrication process of optical NC-scales was developed for domestic production. The whole process using photo-lithographic techniques consists of about 10 steps. The process parameters were to be carefully determined through many trial experiments. The scale marks of metal film was printed on a glass substrate. The optimum values of various process parameters were extrilcted. The quality of scale marks was attributed to the each process parameters.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2013.05a
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• pp.161-161
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• 2013

본 연구에서는 백금 나노입자의 크기, 형상, 분포도에 따른 전기 화학적 효율을 평가하기 위해 계면활성제 농도를 달리하여 백금 나노입자를 합성하였다. 계면활성제로는 CTAB(cetyltrimethylammonium bromide)이 사용되었으며, 0.5 mM의 $H_2PtCl_6$의 백금 염을 환원시키기 위하여 유체 플라즈마 공정을 이용하였다. 공정 시간은 UV-vis 스펙트럼 결과를 토대로, 262 nm의 파장대에서 관찰된 LMCT(ligand-to-metal charge transfer) peak이 사라지는 시간을 기준으로 하여 공정을 진행하였다. 합성된 나노입자는 순환 전류-전압곡선(CV), TEM이미지와 XRD 분석을 이용하여 전기화학적 특성, 입자의 평균 크기 및 형상 변화를 비교 분석 하였다. 그 결과 CTAB을 넣지 않은 백금나노입자의 경우, CTAB을 넣고 제조한 백금 나노입자와는 달리 구의 형태로 뭉쳐있음을 관찰하였고, 이러한 백금 나노입자의 구조는 보다 높은 전기화학적 활성 특성을 가짐을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.04a
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• pp.617-620
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• 2002

본 논문에서는 single bank와 multi bank FIFO를 지원하는 CMOS FIFO memory compiler를 개발 검증하였다. 이 컴파일러를 사용해서 설계자는 구현하고자 하는 어플리케이션에 적합한 high speed, high density, low power를 갖는 on-chip memory를 빠른 시간에 만들어 낼 수 있으므로 설계 시간을 절약할 수 있다. 이와 더불어 설계된 FIFO 의 시뮬레이션을 지원하기위한 Verilog 시뮬레이션 모델을 제공하였다. 현재 FIFO를 구성하는 단위 셀들은 0.6um 3-metal 공정을 이용하여 설계하였으며 공정의 변화에 따라 대상 공정에 맞도록 단지 몇 개의 단위 셀만을 재 설계하고 그에 대한 정보를 갱신해줌으로써 공정의 변화에 대처 할 수 있도록 하였다. 설계된 컴파일러를 이용해 생성된 FIFO 는 표준 셀 라이브러리를 이용한 합성 가능한 FIFO에 대하여 $16bit{\times}16word$ FIFO에서 면적면에서 93%, 속도면에서 70%의 향상을 보였다.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.3142-3144
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• 2000

청각시스템의 저전력 및 가격의 저렴화를 위해 달팽이관의 BM(Basilar Membrain)모델을 아날로그 VLSI 마이크로 파워 공정으로 구현하고 있다. Lyon and Mead는 실리론 공정으로 달팽이관 모델을 효과적으로 구현하였다. 이는 단순 직렬 연결된 구조로 각 채널의 지연시간의 차이로 인해 인식율이 떨어질 수 있다. 본 논문에서는 소리의 주파수 정보 추출기능을 하는 직렬 연결된 트리구조(TSBF:Tree-structured Cascaded Bandpass Filter)의 16채널의 아날로그 중간대역통과 필터회로를 CMOS VLSI 공정을 이용하여 설계하였다. 직렬 연결된 저대역통과필터와 고대역통과필터로 각 채널의 중간대역통과 필터를 구현하였다. 이러한 구조에서는 각 채널의 지연시간이 동일하므로 인식율을 높일 수 있다. 그리고 고대역통과필터를 1-poly 디지털 공정으로 구현 가능하고 기생 캐패시터의 영향을 적게 받는 구조로 설계하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2012.05a
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• pp.197-198
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• 2012

PTFE(polytetrafluoroethylene) 타겟을 RF 스퍼터링에 의하여 Si 기판과 슬라이드 글라스에 코팅하였다. PTFE의 기초 실험조건으로 타겟 건 파워, 공정시간, 압력 및 바이어스 파워를 변화시켰다. PTFE 필름의 특성은 조건별 두께를 비교하였고, 분광광도계에 의한 투과도를 측정하였다. PTFE의 발수 특성과 스퍼터링 공정 조건을 확인하고자 접촉각 측정을 실시하였다. 타겟 건의 파워 및 시간에 따라 증착속도의 차이가 있었으며, 광학적인 투과도에서도 변화가 있음을 알 수 있었다. 발수특성을 나타내는 PTFE의 스퍼터링에 의한 접촉각 측정을 통해 다양한 조건별 접촉각 특성을 확인하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.141-142
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• 2008

다결정 실리콘 박막 트랜지스터를 만들기 위해 가장 많이 사용되는 제작방법은 비정질 실리콘을 기판에 형성한 뒤 결정화 시키는 방법이다. 고온에서 장시간 열처리하는 고상 결정화(SPC)와 레이저를 이용한 결정화(ELA)가 자주 사용되어진다. 그러나 SPC의 경우는 고온에서 장시간 열처리하기 때문에 유리 기판이 변형될 수 있고 ELA의 경우 장비가격이 비싸고 표면일 불균일하다는 문제점이 있다. 본 연구에서는 이 문제를 해결하기 위해서 화학 기상 증착법(저온 공정)을 이용하여 비정질 실리콘 박막을 증착 시키고, 이를 금속 촉매를 이용하여 금속 유도 결정화 방법(MIC)으로 결정화 시키는 공정을 이용하였다. 유리 기판 상부에 버퍼 층을 형성한 후 플라즈마 화학 기상 증착법(PECVD)을 이용하여 비정질 실리콘을 증착하고 Ni-solution을 이용하여 얇게 Ni 코팅하고 그 시료를 약 $650^{\circ}C$의 Rapid Thermal Annealing(RTA) 공정을 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화 시키는 연구를 진행하였다. Ni 코팅시간은 20분, RTA 공정은 5시간의 진행시간을 거쳐야 최적의 결정화 정도를 만들어낸다.