• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.37-39
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• 2005

요즘 네트웍과 PC의 성능이 향상됨에 따라 값싼 PC를 빠른 네트웍으로 묶어 높은 성능을 얻고자 하는 클러스터 시스템에 대하여 많이 연구 되어 왔다. 이러한 연구의 한 분야로서 클러스터 I/O 하위 시스템의 성능을 향상시키고자 하는 상호 협력 캐쉬가 제시되었다. 기존 상호 협력 캐쉬에 대한 연구는 주로 효율적인 캐쉬 공유 기법에만 집중되어있고 쓰기 성능에 대한 고려는 하지 않고 있다. 또한 대부분의 읽기 데이터는 상호 협력 캐쉬를 통하여 처리되지만 쓰기 데이터는 디스크에 접근하기 때문에 쓰기가 병목현상이 될 수 있다. 따라서 상호 협력 캐쉬에서 읽기 뿐 아니라 쓰기 성능 향상 기법에 대한 연구가 필요하다. 본 논문에서는 상호 협력 캐쉬에서 쓰기 성능 향상 기법으로 확장 가능한 두 단계 프로토콜을 제시한다. 확장 가능한 두 단계 프로토콜은 기존 두 단계 프로토콜과 같이 파일에 읽기/쓰기 접근을 연속된 읽기/쓰기 단계로 나누고, 쓰기 단계에서 연속된 쓰기사이의 불필요한 동작을 제거할 뿐 아니라 쓴 데이터에 대한 일시적 버퍼링을 수행함으로서 쓰기 성능을 향상시킨다. 그리고 확장 가능한 두 단계 프로토콜을 상호 협력 클러스터 파일 시스템의 홈 기반 상호 협력 캐쉬에 적용하여 성능을 비교, 분석한다.

• Journal of KIISE:Computer Systems and Theory
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• v.30 no.9
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• pp.461-476
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• 2003

Due to the implementation ease and alleviation of memory bottleneck effect, NUMA architecture has dominated in the multiprocessor systems for the past several years. However, because the NUMA system distributes memory in each node, frequent remote memory access is a key factor of performance degradation. Therefore, efficient design of RAC(Remote Access Cache) in NUMA system is critical for performance improvement. In this paper, we suggest Multi-Grain RAC which can adaptively control the RAC line size, with respect to each application behavior Then we simulate NUMA system with multi-grain RAC using MINT, event-driven memory hierarchy simulator. and analyze the performance results. At first, with profile-based determination method, we verify the optimal RAC line size for each application and, then, we compare and analyze the performance differences among NUMA systems with normal RAC, with optimal line size RAC, and with multi-grain RAC. The simulation shows that the worst case can be always avoided and results are very close to optimal case with any combination of application and RAC format.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.9
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• pp.1582-1589
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• 2006

A lock mechanism is essential for synchronization on the multiprocessor systems. The conventional queuing lock has two bus traffics that are the initial and retry of the lock-read. %is paper proposes the new locking protocol, called WPV (Waiting Processor Variable) lock mechanism, which has only one lock-read bus traffic command. The WPV mechanism accesses the shared data in the initial lock-read phase that is held in the pipelined protocol until the shared data is transferred. The nv mechanism also uses the cache state lock mechanism to reduce the locking overhead and guarantees the FIFO lock operations in the multiple lock contentions. In this paper, we also derive the analytical model of WPV lock mechanism as well as conventional memory and cache queuing lock mechanisms. The simulation results on the WPV lock mechanism show that about 50% of access time is reduced comparing with the conventional queuing lock mechanism.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.11_12
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• pp.541-556
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• 2005

The memory access latency of the system has been a primary factor of performance degradation in single-processor system and multi-processor system. The remote memory access latency takes a lot of overhead over the local memory access latency especially in the distributed shared-memory system. To resolve this problem, the multi-level cache architecture that contains a remote cache in the multi-processor system has been proposed. In this paper, we propose a new cache replacement policy that improves the performance of the multi-processor system with the remote cache. If the multi-level cache keeps the multi-level inclusion(MLI) property and uses the LRU(Least Recently Used) cache replacement policy, the LRU information of the higher-level cache(a processor cache) would be different with that of the lower-level cache(a remote cache). In this situation, the replacement of a remote cache line can induce the exchange of a processor cache line that is used by the processor. It is a main factor of performance degradation in a whole system. To alleviate this disadvantage of the LRU replacement polity, the new policy analyses tht processor's remote memory access pattern of each node and uses this information to reduce the number of invalidations of the useful cache line in the higher-level cache. The new replacement policy of the remote cache can improve the performance by $3.5\%$ in maximum and $2.5\%$ in average on SPLASH-2 benchmarks, compared to the general LRU cache replacement policy.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.235-237
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• 1999

초고속 정보통신망을 비롯한 정보 인프라의 구축이 확대하면서 인터넷을 비롯한 다양한 정보 서비스들이 활성화되고 있다. 최근 인터넷의 사용자 수가 크게 증가함에 따라 웹 서버에 걸리는 부하와 통신망의 트래픽이 급증하고 있으며, 이들은 응답시간을 지연시키는 주요 요인이 되고 있다. 이러한 문제를 해결하기 위하여 인기 있는 정보는 클라이언트에 가까이 위치한 프록시 서버에 캐슁함으로써 웹서버의 병목현상을 완화시키고, 통신망의 트래픽을 줄이며, 서비스 응답시간을 줄일 수 있다. 또한 여러 프록시 캐쉬들에 저장된 정보들을 클라이언트들이 공유함으로써 인터넷 성능을 보다 향상시킬 수 있다. 이 논문에서는 실제 웹 트레이스를 이용한 시뮬레이션을 통하여, 프록시 캐쉬들을 계층적으로 접속한 인터넷 환경에서 캐쉬 크기에 대한 캐쉬 적중률을 분석하였다.

• Proceedings of the Korea Society for Simulation Conference
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• 1999.10a
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• pp.138-143
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• 1999

초고속 정보통신망을 비롯한 인프라의 구축이 확대되면서 다양한 종류의 정보 서비스들이 활성화되고 있다. 최근 인터넷의 사용자 수가 크게 증가함에 따라 웹 서버에 걸리는 부하와 통신망의 트래픽이 급증하고 있으며, 이들은 응답시간을 지연시키는 주요 요인이 되고 있다. 이러한 문제를 해결하기 위하여 액세스 빈도가 높은 정보는 클라이언트에 가까이 위치한 프록시 서버에 캐슁함으로써 웹서버의 병목현상을 완화시키고, 통신망의 트래픽을 줄이며, 서비스 응답시간을 줄일 수 있다. 또한 여러 프록시 캐쉬들에 저장된 정보들을 클라이언트들이 공유함으로써 인터넷 성능을 보다 향상시킬수 있다. 본 논문에서는 실제 웹 트레이스를 이용한 시뮬레이션을 이용하여, 3-레벨 4진 트리(3-level 4-ary tree) 구조의 계층적 프록시 캐슁 환경에서 캐쉬 교체 정책에 따른 캐쉬 적중률의 변화를 분석하고, 인터넷 서비스 향상을 위한 최적의 교체방식을 제안한다.

• The Transactions of the Korea Information Processing Society
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• v.7 no.7
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• pp.2219-2228
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• 2000

Caches in a multiprocessing environment introduce the cache coherence problem. When multiple processors maintain locally cached copies of a unique shared-memory location, any local modification of the location can result in a globally inconsistent view of memory. Cache coherence protocols are important to operate a shared-memory multiprocessor system with efficiency and correctness. Since random testing and simulations are not enough to validate correctness of protocols, it is necessary to develop efficient and reliable verification methods. In this appear we present our experience in using VIS (Verification Interacting with Synthesis), a tool of formal method, to analyze a number of property of a cache coherence protocol, RACE (Remote Access Cache coherent Enforcement).

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.633-635
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• 2000

상호연결망을 기반으로 하는 공유메모리 다중처리기의 성능은 공유메모리 접근 속도에 많은 영향을 받는다. 선인출 기법은 프로세서의 계산과 데이터의 접근을 중첩시켜 메모리의 접근 속도를 줄인다. 기존의 선인출 기법들은 캐쉬미스 양을 줄이는 것만을 생각하여 상호연결망의 상황을 고려하지 않은 문제점이 있다. 본 논문에서는 응답이 늦은 선인출 이용하여 선인출 양을 조절함으로써 상호연결망의 경쟁을 줄이는 새로운 선인출 기법을 제안하고 프로그램 구동 모의실험을 통해 기존의 선인출 기법[1]에 비해 더 좋은 성능을 나타냄을 보인다.

• The KIPS Transactions:PartC
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• v.13C no.6 s.109
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• pp.785-794
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• 2006

Nowadays, Internet is used worldwide and network traffic is increasing dramatically. Much of Internet traffic is due to the web applications. And I propose a new cooperative web caching scheme, called DCOORD which tries to minimize the overall cost of Web caching. DCOORD reduces the communication cost by coordinating the objects which are cached at each cache server. In this paper, I compare the Performance of DCOORD with two well-known cooperative Web caching schemes, ICP and CARP, using trace driven simulation. In order to reflect the cost factor in the network communication, I used the CSR(Cost-Saving Ratio) as our performance metric, instead of the traditional hit ratio. The performance evaluations show that DCOORD is more cost effective than ICP and CARP.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.4
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• pp.408-415
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• 2000

Large scale shared memory multiprocessors have suffered from large access latency to shared memory. The large latency partially stems from a feature of directory-based cache coherence schemes which require a shared memory access to be serviced at a home node of the memory block. The home visit results in three or more hops traversal for a memory read access. The traversal becomes much longer as a system scales up. In this paper, we propose a new cache coherence scheme that reduces read access latency. The proposed scheme exploits ideas of invalid hint. Invalid hint for a cache block means which node has invalidated the cache block before. Thus a read access request can be directly sent to and serviced by the node (called owner) without help of a home node. Execution-driven simulation is employed to evaluate performance of the proposed scheme. The simulation results show that read access latency and execution time are reduced.