• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.838-841
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• 2007

본 연구에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하였다. 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 덧셈기를 사용하였다. 회로를 평가하기 위해 Hynix 0.6-um CMOS 공정으로 MPW 칩을 제작하였다. 회로를 효율적으로 테스트하기 위한 방법을 제안하고 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ mm2 이다. 칩은 전원전압 5V에서 24-MHz의 클럭 주파수로 동작하였음을 확인하였다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2039-2044
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• 2008

FIR 필터, DCT, FFT와 같은 디지털 신호처리 응용에서 다중 고정 계수 곱셈의 효율적인 하드웨어 구현문제에 자주 접하게 된다. 고정계수 곱셈기 설계에서 공통 하위식 제거 알고리즘은 면적과 전력소모를 상당히 개선시킬 수 있는 방법을 제공한다. 본 논문에서는 CSD 계수에서 빈번히 나타나는 두 공통 하위식($10{\bar{1}}$, 101)의 덧셈을 수행하는 전용덧셈기 설계 방법을 제안한다. 제안한 방법을 radix-24 FFT 구조의 고정계수 곱셈블록에 적용한 실험에서 제안한 방법의 면적, 지연시간, 전력소비는 기존방법 보다 각각 21%, 11%, 12% 정도 향상됨을 보인다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.632-639
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• 2002

고정계수를 갖는 곱셈기의 구현 시 면적과 전력소모를 줄이기 위해서 곱셈계수를 CSD(Canonic Signed Digit) 형태로 표현 할 수 있다. CSD 계수의 1 또는 -1의 위치에 따라 부분곱들을 시프트 하여 더할 때 모든 부분곱들의 부호확장이 필요하며 이로 인해 하드웨어의 오버 헤드가 증가하게된다. 본 논문에서는 부호확장 부분에서의 캐리전파를 적절히 조절함으로써 부호확장으로 인한 오버 헤드를 조절 할 수 있다는 사실을 이용하여 새로운 부호확장 오버헤드감소 방법을 제시한다. 또한 CSD 곱셈기에 적합한 고정길이 곱셈기의 구조를 제시하고 전파캐리선택 절차를 이용한 부호확장 제거방법과 결합함으로서 CSD 곱셈기를 효율적으로 구현할 수 있음을 보인다. 이 곱셈기의 응용으로서 SSB/BPSK-DS/CDMA 전송방식에 사용되는 힐버트 트랜스포머를 43탭 FIR 필터로 구현하고 기존의 compensation 벡터방법과 비교하여 nonzero 비트수에 따라 약 16∼28%의 부호확장 오버헤드를 줄일 수 있음을 보인다.

• 한국학교수학회논문집
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• 제14권4호
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• pp.477-490
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• 2011

'교수학적 내용 지식(Pedagogical Content Knowledge)'의 개념은 '교수활동을 위한 수학 내용 지식(Mathematical Knowledge for Teaching: MKT)'의 핵심 요소들을 밝히기 위한 연구의 일환으로 많은 연구자들에 의해 확장, 발전되어 왔다. 특히 Ball(1993)은 교수활동에서 가시적으로 드러나는 교사가 알아야 할 수학에 관해 초점을 맞추어 왔는데, 본 연구에서는 MKT를 바라보는 또 하나의 대안적 관점으로서 '발달에 핵심적인 이해 (Key Developmental Understanding: KDU)'라는 개념을 제안하고 있다. Simon (2006)은 KDU란 일련의 교수활동을 통해 수행되고 다른 수학적 아이디어의 학습에 기초가 되는 이해 또는 개념이며, '등분할 조작'이 분수 개념의 KDU가 될 수 있음을 주장하였다. 본 연구에서는 예비 초등교사와의 면담을 통하여 '반복 분할 조작'과 '세 수준의 단위 구조'의 구성이 분수 곱셈에 대한 KDU가 될 수 있음을 제시하고 있다.

• 한국통신학회논문지
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• 제23권9A호
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• pp.2365-2371
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• 1998

이산 여현 변환(Discrete Cosine Transform: DCT)은 음성 및 영상 신호의 압축에 광범위하게 응용되고 있다. 본 논문에서는 $2^{m}$-포인트의 일반적인 경우로 확장이 가능한 새로운 고속 DCT 알고리즘과 구조를 제안한다. 제안한 알고리즘은 커널의 대칭성을 이용하여 N-포인트의 DCT를 N/2-포인트의 DCT로 나누어 처리하며 이를 재귀적으로 적용해 나간다. 제안한 알고리즘은 적은 덧셈 및 곱셈 연산을 통해 변환을 수행하며, 변환을 위해 통과해야 하는 곱셈 연산단의 수가 적고 대부분의 곱셈 연산이 흐름도상의 후반부에서 일괄적으로 수행되므로 고정 소수점 연산시에 발생할 수 있는 오차의 전파를 줄일 수 있다.

• 한국정보통신학회논문지
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• 제26권8호
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• pp.1172-1179
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• 2022

이진 에드워즈 곡선 (Binary Edwards Curves; BEdC) 기반의 공개키 암호 시스템을 위한 점 스칼라 곱셈기 설계에 대해 기술한다. BEdC 상의 점 덧셈 (Point Addition; PA)과 점 두배 (Point Doubling; PD) 연산의 효율적인 구현을 위해 유한체 연산에 투영 좌표계를 적용하였으며, 이에 의해 점 스칼라 곱셈 (Point Scalar Multiplication; PSM)에 단지 1회의 유한체 역원 연산만 포함되어 연산성능이 향상되었다. 하드웨어 설계에 최적화를 적용하여 PA와 PD의 유한체 연산을 위한 저장 공간과 연산 단계를 약 40% 감소시켰다. BEdC를 위한 점 스칼라 곱셈기를 두 가지 유형으로 설계했으며, Type-I은 257-b×257-b 이진 곱셈기 1개를 사용하고, Type-II는 32-b×32-b 이진 곱셈기 8개를 사용한다. Type-II 설계는 Type-I 구조에 비해 LUT를 65% 적게 사용하나, 240 MHz로 동작할 때 약 3.5배의 PSM 연산시간이 소요되는 것으로 평가되었다. 따라서 Type-I의 BEdC 크립토 코어는 고성능이 필요한 경우에 적합하고, Type-II 구조는 저면적이 필요한 분야에 적합하다.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제15권2호
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• pp.59-75
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• 2012

본 연구의 목적은 구조화 정도가 다른 수학적 동형 문제 사이의 유추적 전이를 분석하는 것이다. 이를 위해 다음과 같은 연구문제를 설정하여 분석하였다. 첫째, 구조화 정도가 다른 수학 문제를 해결하는데 사용된 전략의 변화 양상은 어떠한가? 둘째, 구조화된 문제와 비-구조화된 문제를 해결하는데 비례식 알고리듬 전략을 사용한 학생과 그렇지 않은 학생의 문제해결 특징은 어떠한가? 연구 결과를 다음과 같다, 첫째, 구조화 정도가 낮은 문제의 해결에서는 곱셈적 전략의 사용빈도가 증가하였으며, 반대로 비례식 알고리듬 전략 사용빈도는 감소하였다. 둘째, 비와 비례에 대해 개념적 이해 수준이 높은 학생은 구조화정도가 다른 문제들 사이의 구조적 유사성을 인식하고, 비례식 알고리듬 전략을 사용해 문제를 성공적으로 해결하였다. 이 연구는 학생들의 유추적 전이 능력을 신장시키기 위해 수학 수업은 어떠한 점에 초점을 맞추어야 하는지와 그리고 유추적 전이 연구에 대한 새로운 방법론적 대안을 제시했다는 점에서 그 의의를 찾을 수 있다.

• 방송공학회논문지
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• 제4권2호
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• pp.144-154
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• 1999

이진수열은 간단하고 곱셈기가 필요 없이 생성될 수 있는 직교 수열이다. 이 논문은 곱셈기 작동이 없는 선택적인 주파수 영상처리를 위하여 비 반복적인 다차원 필터를 도입하였다. 주파수 응답은 저역, 대역, 고역의 여파를 제공하여 준 가우시안 형태를 가진 협대역이 된다. 이런 필터들의 효과적인 구현을 위한 소프트웨어와 하드웨어의 알고리즘을 제안하였다. 또한 이진수의 QMF(Quadurature Mirror Filter: QMF)는 좋은 대역 압축을 가진 최대한의 편평한 제곱 특성의 완전 회복의 Paraunitary 필터가 됨을 보이고 웨이브렛 변환으로 확장하였다. 웨이브렛 변환은 원래의 영상을 피라미드 구조를 사용하여 다른 스케일로 분할한다. 이 분할은 수직과 수평으로 수행되어 영상을 기술하는데 필요한 픽셀의 수를 일정하게 유지시켜 준다. 효과적인 완전회복의 이진수 QMF-웨이브렛 신호의 분석구조를 제안하였다. 이 기술은 매우 좋은 주파수 응답과 대역분할을 해부는 필터 해법을 제공해준다. 이 제안한 이산 수열의 QMF-필터의 구조는 효과적이고 VLSI 구현에 간단하고 다해상도 신호 분할과 코딩의 응용들에 적합함을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제28권6호
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• pp.301-309
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• 2001

본 논문에서는 RSA 암호 시스템의 핵심 과정인 모듈로 멱승 연산에 대한 새로운 하드웨어 구조를 제시한다. 본 방식은 몽고메리 곱셈 알고리즘을 사용하였으며 기존의 방법들이 데이터 종속 그래프(DG : Dependence Graph)를 수직으로 매핑한 것과는 달리 여기서는 수평으로 매핑하여 1차원 선형 어레이구조를 구성하였다. 그 결과로 멱승시에 중간 결과값이 순차적으로 나와서 바로 다음 곱셈을 위한 입력으로 들어갈 수 있기 때문에 100%의 처리율(throughput)을 이룰 수 있고, 수직 매핑 방식에 비해 절반의 클럭 횟수로 연산을 해낼 수 있으며 컨트롤 또한 단순해지는 장점을 가진다. 각 PE(Processing Element)는 2개의 전가산기와 3개의 멀티플렉서로 이루어져 있고, 암호키의 비트수를 k비트라 할 때 k+3개의 PE만으로 파이프라인구조를 구현하였다. 1024비트 RSA데이터의 암호 똔느 복호를 완료하는데 2k$^2$+12k+19의 클럭 수가 소요되며 클럭 주파수 100Mhz에서 약 50kbps의 성능을 보인다. 또한, 제안된 하드웨어는 내부 계산 구조의 지역성(locality), 규칙성(regularity) 및 모듈성(modularity) 등으로 인해 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.