• 한국통신학회논문지
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• 제33권1C호
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• pp.131-139
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• 2008

본 논문에서는 새로운 다정도 캐리 세이브 가산기를 이용한 dual-field상의 확장성 있는 Montgomery 곱셈기를 제안한다. 제안한 구조는 유한체 GFP(p)와 GF($2^m$)상의 곱셈 연산을 수행한다. 제안한 다정도 캐리 세이브 가산기는 두 개의 캐리 세이브 가산기로 구성되며, w-비트의 워드를 처리하기 위한 하나의 캐리 세이브 가산기는 n = [w/b] 개의 캐리 전파 가산기로 이루어진다. 여기서 b는 하나의 캐리 전파 가산기가 포함하는 dual-filed 가산기의 개수이다. 제안된 Montgomery 곱셈기는 기존의 연구결과에 비해 거의 동일한 시간 복잡도를 가지지만 낮은 하드웨어 복잡도를 가진다. 뿐만 아니라 제안한 연산기는 기존의 연구와 달리 연산의 종료 시 정확한 모듈러 곱셈의 결과를 출력한다. 더욱이 제안한 회로는 m과 w에 대해 높은 확장성을 가진다. 따라서 본 논문에서 제안한 구조는 암호응용을 위한 GF(p)와 GF($2^m$)상의 곱셈기로서 매우 적합하다 할 수 있다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.104-112
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• 2007

본 논문에서는 저온 다결정 실리콘 공정에서 얻어지는 박막트랜지스터를 이용하여 $7{\times}7$ 병렬처리 곱셈기를 설계하였다. 7개의 부분곱은 Folding 회로를 기본으로 설계된 다치 논리 회로(7-3 Compressor)와 3-2 Compressor를 통해 2비트로 출력되어 Carry Propagating Adder로 전달되는 구조를 통해 Carry전달 지연을 최소화하여 연산속도를 향상시켰다. 그리고 전류모드로 동작하는 곱셈기에서 사용되는 전류원을 부분적으로 차단함으로써 전력소모를 감소시켰다. HSPICE 시뮬레이션 과정을 통해 제안된 곱셈기는 Wallace Tree 곱셈기에 비해 PDP(Power Delay Product)가 23%, EDP(Energy Delay Product)가 59%, 연산 속도가 47% 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.55-65
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• 2000

본 논문에서는 DSP등에서 응용될 수 있는 저전력 곱셈기를 제안하다. 많은 DSP 러풀리케이션에서 곱셈기의 모든 출력을 사용하는 것이 아니라, 그중 상위 비트만을 취해서 사용한다. Kidambi는 이런 개념에 기본하며 절단된 곱셈기를 제안하였다. 본 논문에서는 이 개념을 실제로 사용이 가능한 Booth 곱셈기에 적용한다. 이전 논문에서는 고려하지 않은 0 입력에 대한 0 출력을 보장하였다. 그리고, 비트수 확장법을 제안하여 더욱더 오차를 감소시켰다. 그리고, 이 필터를 FIR 필터 설계에 적용하여 더욱 효율적으로 회로를 구성할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권10호
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• pp.29-34
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• 2005

최대 양자화 오차는 W 비트 입력으로부터 W 비트의 곱을 출력하는 고정길이 곱셈기의 성능에 많은 영향을 준다. 본 논문에서는 고정길이 modified Booth 곱셈기의 오차범위를 분석한 후 최대오차를 줄이기 위해 추가해야 하는 칼럼 수를 결정하는 방법을 제안한다. 또한, 오차범위 분석방법이 reduced-width 곱셈기 디자인 시에도 적용할 수 있음을 보인다. 시뮬레이션을 통해 제안한 오차분석 방법이 고정길이 modified Booth 곱셈기의 실제 디자인에 유용하게 사용될 수 있음을 보인다.

• 전자공학회논문지
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• 제53권2호
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• pp.70-75
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• 2016

본 논문에서는 다항식에 기초하여 유한체상의 P=2인 경우의 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기 회로는 다항식의 연산부와 mod F(${\alpha}$) 연산부, 모듈러 연산부로 구성된다. 또한, 이들 각 연산부는 모듈 구조를 가지므로 m의 확장에 따른 회로 구성이 용이하며 회로 구성에 사용한 소자는 AND 게이트와 XOR 게이트만으로 구성하여 정규성, 확장성이 용이하며 이를 기반으로 VLSI화에 적합하다. 제안한 곱셈기는 기존의 곱셈기에 비해 좀 더 콤펙트, 규칙적, 정규성과 확장성이 용이하며 최근의 IoT 환경에서의 여러 분야에 적용 및 응용이 가능할 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국산업정보학회논문지
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• 제7권5호
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• pp.167-174
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• 2002

본 논문에서는 타원 곡선 암호화 시스템 등에 응용되는 유한 필드 GF(2$^{m}$ )상의 모듈러 곱셈기 및 제곱기에 대한 처리 시간과 공간 복잡도를 비교 분석하였다. 이를 위하여 기존에 제시된 모듈러 곱셈기 및 제곱기를 설계하였으며, 이들을 VHDL로 기술한 후 회로를 합성하였다. 합성된 회로에 대한 기능 및 timing 시뮬레이션 결과 모두 정확한 결과 값을 얻었다. 합성된 모듈러 곱셈기 및 제곱기를 FPGA로 구현한 결과 한 클럭당 처리 시간은 시스톨릭 구조가 가장 빠르지만 지연 시간을 고려한 전체 처리 시간은 CA 구조가 가장 빠르다는 결과를 얻었다. 또한 공간 복잡도를 특성에 있어서는 LFSR 구조가 가장 우수하다는 결과를 얻었다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2003년도 하계학술대회논문집
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• pp.33-36
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• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용한다. 제안된 구조는 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다. 제안된 곱셈기는 공개키 암호의 기본 구조로 사용될 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
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• pp.521-523
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• 2003

본 논문에서는 프로그램 가능한 셀룰라 오토마타(Programmable Cellular Automata, PCA)를 이용한 곱셈기를 제안한다. 본 논문에서 제안한 구조는 연산 후 늘어나는 원소의 수를 제한하기 위하여 이용되는 기약다항식(irreducible polynomial)으로서 All One Polynomial(AOP)을 사용하며, 주기적 경계 셀룰라 오토마타(Periodic Boundary Cellular Automata, PBCA)의 구조적인 특성을 사용함으로써 정규성을 높이고 하드웨어 복잡도와 시간 복잡도를 줄일 수 있는 장점을 가지고 있다. 제안된 곱셈기는 시간적. 공간적인 면에서 아주 간단히 구성되어 지수연산을 위한 하드웨어 설계나 오류 수정 코드(error correcting code)의 연산에 효율적으로 이용될 수 있을 것이다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.78-83
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• 2014

본 논문에서는 연산 시간이 긴 곱셈기 패스를 낮은 주파수에서 동작하는 저면적의 HEVC(High Efficiency Video Coding)용 다중 모드 일차원 변환 블록을 구현하는 효율적인 방법을 제시하였다. 제시한 방법은 전체 면적을 줄이기 위하여 일반적인 변수와 변수를 입력으로 받는 곱셈기 대신 행렬의 계수 특성을 이용한 상수와 변수를 입력으로 받는 상수 곱셈기를 사용하였다. 상수 곱셈기 사용으로 인하여 전체적인 처리량을 증가시켰으며 늘어난 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성하여 곱셈기의 동작 주파수를 낮게 하면서 전체 연산량은 유지시켰다. TSMC 0.18um CMOS 공정 라이브러리를 이용하여 실제 하드웨어를 구현한 결과 4k($3840{\times}2160$) 영상을 기준으로 최소 동작 주파수는 186MHz이고 최대 동작 주파수는 300MHz이다.