• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.3
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• pp.75-81
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• 2015

This paper proposed the new eight-parallel MDC FFT processor using the eight-parallel MDC architecture and the efficient scheduling scheme. The proposed FFT processor supports the 256-point FFT based on the modified radix-$2^6$ FFT algorithm. The proposed scheduling scheme can reduce the number of complex multipliers from eight to six without increasing delay buffers and computation cycles. Moreover, the proposed FFT processor can be used in OFDM systems required high throughput and low hardware complexity. The proposed FFT processor has been designed and implemented with a 90nm CMOS technology. The experimental result shows that the area of the proposed FFT processor is $0.27mm^2$. Furthermore, the proposed eight-parallel MDC FFT processor can achieve the throughput rate up to 2.7 GSample/s at 388MHz.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.16 no.2
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• pp.41-47
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• 2016

The times of multiplication for encryption and decryption of cryptosystem is primarily determined by implementation efficiency of the modular exponentiation of $a^b$(mod m). The most frequently used among standard modular exponentiation methods is a standard binary method, of which n-ary($2{\leq}n{\leq}6$) is most popular. The n-ary($1{\leq}n{\leq}6$) is a square-and-multiply method which partitions $b=b_kb_{k-1}{\cdots}b_1b_{0(2)}$ into n fixed bits from right to left and squares n times and multiplies bit values. This paper proposes a variable-length partition algorithm that partitions $b_{k-1}{\cdots}b_1b_{0(2)}$ from left to right. The proposed algorithm has proved to reduce the multiplication frequency of the fixed-length partition n-ary method.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.24 no.6
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• pp.1091-1102
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• 2014

The power analysis attack is a cryptanalytic technique to retrieve an user's secret key using the side-channel power leakage occurred during the execution of cryptographic algorithm embedded on a physical device. Especially, many power analysis attacks have targeted on an exponentiation algorithm which is composed of hundreds of squarings and multiplications and adopted in public key cryptosystem such as RSA. Recently, a new correlation power attack, which is tried when two modular multiplications have a same input, is proposed in order to recover secret key. In this paper, after reviewing the principle of side-channel attack based on input collisions in modular multiplications, we analyze the vulnerability of some exponentiation algorithms having regularity property. Furthermore, we present an improved exponentiation countermeasure to resist against the input collision-based CPA(Correlation Power Analysis) attack and existing side channel attacks and compare its security with other countermeasures.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2002.11a
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• pp.409-414
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• 2002

1996년 Crypto의 럼프세션에 소개된 NTRU는 잘려진 다항식 환(truncated polynomial ring)을 기반으로 작은 정수의 덧셈과 곱셈, 그리고 쉬프트(shift)연산만 이루어지는 암호시스템이다. 그 응용분야 중 NTRU기반 서명기법은 몇 번의 개정에 의해 2001년 NTRUSign이 소개되었다. NTRUSign은 기존의 NSS들의 단점을 보완하였지만 디지털 문서로부터 서명 생성시 순열기법이 아닌 것과 서명 복사본으로부터의 공격이 가능함이 최근 밝혀졌다. 이에 본 논문에서는 NTRU 암호시스템의 안전성을 기반으로 생성한 공유키와 대칭키 암호를 결합해 개선된 서명(Improved NTRUSign) 프로토콜을 제안한다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.137-147
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• 1998

RSA 암호 시스템에서 512비트 이상의 큰 정수 소수의 모듈라 멱승 연산이 필요하기 때문에 효율적인 암호화 및 복호화를 위해서는 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 모듈라 감소를 실행하고 carry-save 덧셈과 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 및 감소 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 모듈라 멱승 연산 프로세서를 논리 자동 합성 기법을 바탕으로 하는 탑다운 선계 방식으로 VHDL을 이용하여 모델링하고 SYNOPSIS 툴을 이용하여 합성 및 검증한 후 XILINX XC4025 FPGA에 구현하여 성능을 평가 및 분석한다.

• Journal of Broadcast Engineering
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• v.14 no.4
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• pp.501-508
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• 2009

This paper proposes an efficient transform-domain noise reduction scheme in an H.264 video encoder, where the generalized Wiener filtering is performed in a quantization process by multiplying each transform block with its adaptive multiplication factor. In practice, the computational complexity of the proposed scheme is negligible by replacing the multiplication operation with a simple look-up table method. Also, experimental results show that the proposed scheme provides outstanding noise reduction performance in an H.264 video encoder.

• The Journal of the Korea institute of electronic communication sciences
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• v.6 no.2
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• pp.199-205
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• 2011

This paper presents a QR decomposition processor by exploiting Givens rotation for the GDFE (Generalized Decision Feedback Equalizer). A Givens rotation consists of phase extraction, sine/cosine generation and angle rotation parts. Combining two-stage method (coarse and fine stage) and the fixed-width modified-Booth multiplier, we design an efficient QR decomposition processor. By simulations, it is shown that the proposed QR decomposition processor can be a feasible solution for GDFE.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.10 no.1
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• pp.89-97
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• 2000

공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11a
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• pp.209-212
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• 2002

최근 인터넷이 발달하면서 TCP/IP 프로토콜 기반의 분산 클러스터환경의 구축이 가능해졌다. 이렇게 서로 다른 네트워크를 통해 연결된 분산 클러스터 시스템에서는 기존의 클러스터 시스템과는 다르게 네트워크의 지연이나 노드의 결함 등에 유연히 대처해야 한다. 따라서 본 논문에서는 이러한 인터넷 기반의 분산 클러스터 환경에서 메시지 전달방식을 이용한 고성능 클러스터 컴퓨팅 작업 시 네트워크나 노드의 결함에 효과적으로 대처할 수 있도록 중복된 작업할당 기법을 통한 결함 허용 기법을 제시한다. 중복된 작업할당 기법을 적용하기 위해 Send, GSS, WF 와 같은 기존의 부하 공유 알고리즘에 대한 공통적인 스케줄러를 설계하였으며, 이 스케줄러를 이용한 TDS_for_FT 알고리즘을 작성하였다. 본 논문에서 제시한 중복된 작업할당 기법이 효과적임을 보이기 위하여 게이트웨이를 통해 연결된 두 개의 네트워크를 구성하여 분산 PC클러스터 환경을 구축하고, PVM을 이용한 행렬의 곱셈 프로그램을 통하여 실험하였다. 클러스터를 구성하는 임의의 한 노드에 일정시간의 delay 를 적용한 결과, 중복된 작업할당 기법을 통하여 결함허용성 보장이 가능함을 보였다.

• 한국HCI학회:학술대회논문집
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• 2008.02a
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• pp.403-408
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• 2008

본 논문은 모바일 그래픽스 응용에 적합한 메쉬 위치정보의 압축 기법을 제시한다. 제시한 기법은 복원 에러를 최소화하기 위한 메쉬 분할 기법과 기존의 방법에서 방생하는 시각적 손상문제를 해결한 지역적 정량화 기법으로 구성된다. 기존 방법에서는 분할된 조각 메쉬들 간의 경계가 벌어지는 시각적 손상문제가 방생하는데, 모든 조각 메쉬의 지역적 양자화 셀이 같은 크기와 정렬된 지역 좌표축을 갖게 하여 이 문제를 해결했다. 제시한 기법은 메쉬를 렌더링할 때 압축된 위치정보를 메모리에서 그래픽스 하드웨어로 전송하여 실시간으로 복원함으로써 모바일 기기의 자원을 절약하는 특징을 갖는다. 압축된 위치정보의 복원을 표준화된 렌더링 파이프라인에 결합이 가능하도록 설계함으로써 조각 메쉬당 한번의 행렬 곱셈으로 복원이 가능하다. 실험에서는 32 비트 부동소수점 수로 표현되는 위치정보를 8 비트 정수로 지역적 정량화하여 70%의 압축률에서 11 비트 전역적 정량화와 대등한 수준의 시각적 품질을 달성했다.