• The Magazine of the Society of Air-Conditioning and Refrigerating Engineers of Korea
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• v.31 no.5
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• pp.42-47
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• 2002

건물의 고도화 및 최첨단 공조시스템에 있어서 공기 조화기는 가장 핵심적인 장비로서 고장의 전도는 비교적 단순하나 요소기술의 적용, 운전, 유지관리에서 소홀하게 되 면 환경 업무의 저하와 생산성이 낮아지고 막대한 비용을 초래하기도 한다 . 고장은 설비시스템과 공조기의 사용기간이 길어짐에 따라 마모, 피로 등의 물리적 성능열화가 진행되며 이러한 물리적 열화가 최종적으로 나타나는 현상이 고장이다. 고장의 시간적 변화에는 초기고장, 우발고장, 마모고장으로 분류되며 초기고장은 시스템의 불안정에 따른 원인으로 시운전시에 자주 발생하고 정상적인 운전시에 발생되는 우발고장이 기간이 지나면 마모 고장기에 도달하게되며 이때는 부품의 한계수명과 마모등의 원인으로 고장률이 급격히 증가된다 따라서 본문에서는 공조시스템의 공기조차기의 팬과 펌프 기기의 고장원인을 살펴보고 이에 대한 고장을 신속하게 감시할 수 있는 방안을 일반적일 고찰을 통해 체계적이고 종합적인 대응방안을 소개하여 불필요한 보수비용의 발생과 생산성 저하를 방지하고 내구년수를 증가할 수 있는 신기술의 일부분을 소개하고자 한다.

• Proceedings of the KIPE Conference
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• 2011.07a
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• pp.545-546
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• 2011

본 논문에서는 디지털 방식의 부하분담 및 리던던시를 위하여 고속 CAN통신과 디지털 IO를 조합한 새로운 구조의 통신시스템을 제안한다. 기존 방식에 비해 모듈 고장을 알리는 기능과 고장난 모듈을 통신라인에서 물리적으로 분리하는 기능을 각각 담당한다. 만일 한 모듈이 고장이 발생하면 Watch-Dog1은 마스터에게 그 정보를 전달하고, Watch-Dog2는 이 모듈통신선을 물리적으로 제거한다. 이때 리던던시용 모듈이 투입되고, 마스터는 CAN통신을 통하여 어느 모듈이 고장 났는지를 체크한다. 또한 각 모듈 상태를 파악하기 위해 별도의 제어선을 사용하여 모듈의 고장 상태 및 고장난 모듈의 위치를 정확히 파악함으로서, 효율적이고 고속의 부하분담을 구현하였다. 본 논문에서는 실험을 통해 제안된 알고리즘의 타당성을 검증하였다.

• Proceedings of the Korean Nuclear Society Conference
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• 1998.05a
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• pp.303-308
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• 1998

SMART 계측제어계통 측정신호의 신뢰성을 높이기 위한 실시간 신호검증알고리듬을 개발하였다. 개발된 알고리듬은 선행고장검출행렬, 아날로그 신호용 다중성 기법, 접촉신호용 논리표 알고리듬, 주파수 신호용 다중성 기법 그리고 아날로그 센서 경증을 위한 통계적 모듈의 5개 모듈로 구성되어 있다. 선행고장검출행렬은 측정 신호 중에서 고장의 가능성이 있는 신호를 추출하여 선정된 신호만을 적절한 알고리듬으로 검증하도록 함으로써 전체적인 수행시간을 감소시킨다. 아날로그 신호검증 모듈은 아날로그 측정신호에 대한 물리적/해석적 다중성에 입각하여 고장신호의 크기, 위치를 검출하며, 접촉신호 검증 모듈은 접촉신호들간의 논리값을 비교하여 발생 불가능한 논리값을 가지는 신호를 고장신호로 검출한다. 주파수신호는 아날로그 신호와 유사한 기법을 구현하였으며, 통계적 모듈은 아날로그 센서 자체의 물리적 건전성을 검사하는 모듈이다. 현재 SMART의 설계가 확정되어 있지 않으므로 개발된 신호검증알고리듬을 시험하기 위해서 여러 주요 공정변수가 표현되는 상용 원자로의 냉각재계통을 대상으로 검증 알고리듬을 구현하였으며, 운전모사기로 모사된 신호를 이용하여 개발된 신호검증알고리듬을 시험하였다. 시험결과 각 모듈별로 적절히 고장을 검출함을 보였다.

• Journal of Advanced Navigation Technology
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• v.28 no.2
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• pp.216-224
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• 2024

This paper presents a method for analyzing the reliability of hardware electronic equipment, taking into account failures caused by radiation. Traditional reliability analysis primarily focuses on the wear out failure rate and often neglects the impact of radiation failure rates. We calculate the wear out failure rate through physics of failure analysis, while the radiation failure rate is semi-empirically estimated using the Verilog Fault Injection tool. Our approach aims to ensure reliability early in the development process, potentially reducing development time and costs by identifying circuit vulnerabilities in advance. As an illustrative example, we conducted a reliability analysis on the ISCAS85 circuit. Our results demonstrate the effectiveness of our method compared to traditional reliability analysis tools. This thorough analysis is crucial for ensuring the reliability of FPGAs in environments with high radiation exposure, such as in aviation and space applications.

• Proceedings of the KWS Conference
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• 2009.11a
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• pp.71-71
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• 2009

전자제품의 다양한 기능들의 융복합화 및 휴대 편의성 경향은 이제 더 이상 새로운 것이 아니다. 이러한 추세에 따라 전자부품들은 모듈화 되고, 휴대하기 용이해 지고 있다. 또한 다양한 제품 디자인에 적용하기 위해 제품에 장착되는 부품의 기구적 위치 배열의 한계 또한 제약 받고 있다. 따라서 최근의 전자부품은 모듈화 되고 있으며, 기구적 한계를 극복하기 위한 Flexible 모듈의 사용이 증가하고 있다. 또한 양산측면에서 Roll-to-Roll(R2R) 방식을 적용함으로써 생산성을 극대화 하고 있다. 이때 R2R 적용을 위해서는 제품이 굴곡 될 수 있도록 유연성이 보장되는 Bendable 전자모듈의 개발이 필수적으로 요구되고 있다. Flexible 기판은 더 이상 새로운 기술이 아니지만, Felxible 기판 내부에 칩이 내장되고, 회로가 형성되어 자체적으로 기능을 수행할 수 있도록 한 Bendable 전자모듈을 R2R 방식으로 제조하는 기술은 매우 새로운 접근이라 할 수 있다. 이러한 기술개발이 현실화 된다면, Wearable Electronics 및 Flexible Display 등 다양한 전자제품에 응용될 수 있을 것으로 기대된다. 그러나 이러한 제품의 상용화를 위해서는 Bendable 전자모듈에 대한 신뢰성이 확보되고, 제품으로써의 수명이 보증되어야 한다. 신규 개발되는 제품의 신뢰성 검증항목이나 수명평가 모델은 현재까지 제안되지 않고 있는 실정이다. 또한 다양한 사용 환경에서 고장(Failure) 발생을 유발하는 스트레스 인자(Stress Factor)를 도출함으로써, 가속시험 또는 신뢰성 검증을 위한 인가 스트레스를 선정할 수 있다. 그러나 이러한 고장물리를 기반으로 스트레스 인자를 해석한 결과는 아직 보고되고 있지 않다. 따라서 본 연구에서는 $50{\mu}m$ 두께의 Si Chip에 저항변화를 관찰하기 위한 회로를 형성한 후 폴리이미드 기판을 이용하여 Si Chip이 임베딩된 Bendable 전자모듈을 제작하였다. 전자모듈의 실사용 환경에서의 수명예측을 위한 사전단계로써 고장물리에 기반한 고장모드와 고장메카니즘을 해석하는 것이 최우선 수행되어야 하며, 이를 바탕으로 고장을 유발하는 스트레스 인자를 도출 하였다. 고장도출을 위해 시제품은 JEDEC J-STD-020C의 MSL시험, 고온가압시험, 열충격시험 및 고온저장시험을 각각 수행하였으며, 이로부터 발생된 각각의 고장유형을 분석함으로써 스트레스 인자를 도출하였다. 또한 모아레(Moire) 간섭계를 이용하여 제작된 샘플의 온도변화에 따른 변형해석을 수행하였고, 동시에 Half Symetry Model을 이용한 유한요소해석(FEA)을 수행하여 변형해석 및 스트레스 유발원인을 도출하였다. 이 결과로 부터 고장물리 기반의 고장해석과 Moire 분석 그리고 시뮬레이션 해석 결과를 바탕으로 Bendable 전자모듈의 고장유발 스트레스 인자를 해석할 수 있었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.227-227
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• 2003

캐패시터, 인덕터 등의 전자부품들은 적층기술 및 표면 실장 기술 등을 이용하여 적층형 칩형태로 제작되고 있다. 적층형 칩형태의 전자부품들은 전자기적 특성을 부여하는 세라믹스와 전극역할을 하는 금속으로 구성되어 있으며, 전극 부분은 크게 내부전극과 외부전극으로 구분된다. 고장이 발생하게 되면 고장의 형태를 의미하는 고장모드(failure mode)와 제품을 고장에 이르게하는 물리, 화학적, 기계적 과정을 의미하는 고장기구(failure mechanism)을 조사하게 된다. 전자부품에서 고장이 발생하였을 경우, 1차적인 분석대상은 전극재인데 전극재에 기인한 고장으로는 세라믹스와 전극재 사이의 열팽창계수 차이에 기인한 박리현상(Delamination), 인쇄불량에 의한 단락 및 두께 불량, 세라믹스와 전극재 사이의 반응, 산화에 의한 부식 등이 있다. 이러한 고장은 급격한 주위 환경의 변화에 의한 것보다는 일정수준의 스트레스가 축적되어 발생하며, 수명을 예측하기 위해서는 고장의 원인을 규명하고 그 원인에 의한 가속 시험을 수행하는 것이 일반적인 방법이다. 본 연구에서는 Ag 외부 전극재의 수명을 예측하고자 가속시험을 수행하였고, 고장 분석 통하여 Ag외부 전극재의 특성 및 문제점 등을 정확히 파악하기 위한 연구를 하였다.

• Journal of the Korean Society for Aviation and Aeronautics
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• v.27 no.3
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• pp.15-23
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• 2019

This paper contains analyses and development processes of the requirements to detect the possible intermittent failure in an old avionics backplane. Interconnections for signal transmission between electronic components, such as Pin-to-PCB, FPCB-to-FPCB, pin-to-FPCB, and pint-to-wire, were selected as the main cause of intermittent failure by analyzing target equipment and documents. The possibility of detecting intermittent failures occurring in the target equipment is verified by physics-of-failure analyses. In order to verify the occurrence of intermittent failures and their detectability, latching continuity circuit testers were manufactured and accelerated life tests were performed by applying temperature and vibration cycle in consideration of flight conditions. Through the above process, the detection requirements for the major intermittent failure in the target avionics backplane was developed.

• Journal of Intelligence and Information Systems
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• v.5 no.2
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• pp.29-42
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• 1999

현재 산업의 고도상장과 함께 주기적으로 고장을 진단하여야 하는 기기의 수와 종류도 급속도로 증가하고 있다. 이에 따라 여러 산업 분야에서 고장진단 시스템의 이용이 늘고 있는 추세이다. 이러한 고장진단 시스템은 경험적 고장진단 방식과 모델기반 고장 진단 방식으로 크게 나눌 수 있다. 경험적 고장진단 방식은 전문가가 경험한 사실의 범주에서는 신속하게 고장의 원인을 진단할 수 있지만 전문가가 경험하지 못했던 상황에 대해서는 융통성 있게 진단하지 못한다. 한편 기기의 물리적 기능적 지식을 기반으로 하는 모델기반 고장진단 방식을 변화하는 상황에 적절하게 대처하여 고장의 원인을 진단할 수 있다. 그러나 모델기반 고장진단 방식을 기기의 구조로부터 증상들을 추론하여 원인을 파악하므로 탐색 범위가 넓어 진단속도가 늦다는 단점이 있다. 본 연구에서는 이러한 경험적 고장진단 방식과 기기의 모델기반 고장진단 방식의 장점을 결합하여 신속하고 정확하게 고장진단을 할 수 있는 통합방식 고장진단 시스템을 제시한다. 통합방식 고장진단 시스템은 대상 기기의 진단 상태에 따라서 동적으로 적절한 진단 방식을 선택하기 위해서 블랙보드 추론기관을 이용한다. 또한 각 진단방식이 생성하는 가설 및 사실들을 효과적으로 통합하여 추론하기 위해서 제어지식을 정의하여 적용한다. 그리고 사용자와 진단 시스템간에 원활한 의사소통을 위해서 멀티미디어 기반 인터페이스를 채용하여 통합방식 진단 시스템을 구축한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.5
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• pp.51-60
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• 2004

Due to the improvements in circuit design and manufacturing technique, the complexity of a circuit is growing. Since the complexity of a circuit causes high frequency of faults, it is very important to locate faults for improvement of yield and reduction of production cost. But unfortunately it takes a long time to find sites of defects by e-beam proving if the physical level. A fault diagnosis algorithm in the Sate level has meaning to reduce diagnosis time by limiting fault sites. In this paper, we propose an efficient fault diagnosis algorithm in the logical level. Our method is hybrid fault diagnosis algorithm using a new fault dictionary and additional fault simulation which minimizes memory consumption and simulation time.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.