• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.443-447
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• 2005

The SAR measurement system with stationary probes, presented in this paper, can calculate area SAR value based ell the measured 9 electric field data. By converting obtained area SAR to the volume SAR, the results can be acquired in a few seconds. The system can be very useful tool in the stages of handset development for mobile communication as well as in the handset production line because of its rapid SAR measurement. The system showed good linearity characteristics at 835 MHz of 10 $\sim$ 27 dBm input power range.

• 전자공학회논문지
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• 제53권7호
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• pp.17-26
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• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.

• 한국측량학회지
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• 제30권1호
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• pp.75-86
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• 2012

SAR는 기상상태와 태양고도 제약을 받지 않고 영상을 취득할 수 있는 장점을 갖지만 광학영상에 비해 시각적 가독성이 떨어지는 단점을 갖는다. 광학영상의 다중분광정보를 융합하여 SAR 영상의 가독성을 향상시키기 위한 다중센서 융합기술에 대한 관심이 증대되고 있다. 본 연구에서는 고속 퓨리에 변환을 통한 고주파 정보 추출 및 이상치 제거과정을 통해 SAR 영상의 공간적 세밀함과 다중분광영상의 분광정보를 유지할 수 있는 새로운 다중센서 융합기술을 제안하였다. 실험데이터로는 KOMPSAT-5호와 동일한 고해상도 X-band SAR 시스템을 장착한 TerraSAR-X 영상과 KOMPSAT-2호의 다중분광영상을 사용하였다. 제안기법의 효용성을 평가하기 위해 기존에 위성영상융합에 많이 사용된 융합기법과의 시각적/정량적 비교평가를 수행하였다. 실험 결과 기존 영상융합알고리즘에 비해 분광정보 보존측면에서 보다 향상된 결과를 보임을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제20권9호
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• pp.1747-1754
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• 2016

본 논문에서는 고정밀 하이브리드 온 칩 온도센서를 제안하였다. 제안된 온도센서에서는 SAR 타입 온도센서와 ${\Sigma}{\Delta}$타입 온도센서를 혼합하였다. SAR 타입 온도센서는 ${\Sigma}{\Delta}$타입 온도센서 보다 온도를 찾아가는 속도가 빠르지만 오차가 발생할 확률이 높은 단점이 있고, ${\Sigma}{\Delta}$ 타입 온도센서는 SAR 타입 온도센서 보다 정확하지만 속도가 느린 단점이 있다. 제안된 온도 센서는 두개의 온도 측정방법을 혼합하여 고정밀 고속 온도측정이 가능하다. 또한, 칩 제작 후 온도 오차 값을 메모리회로에 저장하여 온도 오차를 보상하는 회로를 포함하여 온도센서를 구현하였다. 제안된 온도센서는 $0.35{\mu}m$ CMOS 공정으로 제작되었다. 온도 정확도, 소비 전력, 칩 면적은 각각 $0.15^{\circ}C$, $540{\mu}W$, $1.2mm^2$였다.

• 한국방사선학회논문지
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• 제17권7호
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• pp.1133-1138
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• 2023

본 연구는 SAR의 최적화를 위해 다양한 시퀀스 환경에서 영상 변수와 전자파흡수율 (SAR)의 관계를 분석하였다. 이를 위해 T2, T1, STIR, T1 FLAIR 그리고 T2 FLAIR 시퀀스를 대상으로 장비에서 계산된 전신(whole body, WB) SAR와 두부 (head) SAR을 측정하였다. 그리고 영상 단면의 수와 재위상화 RF의 숙임각(FA)을 조절하며 SAR를 평가하였다. 그 결과, 모든 시퀀스에서 영상 단면의 수가 증가할수록 SAR는 증가하였다. T1과 T1 FLAIR는 상관계수(r)가 각각 0.876, 0.876 (WB SAR, head SAR), 0.867, 0.867 (WB SAR, head SAR)이었고 STIR는 0.898, 0.899 (WB SAR, head SAR)로 가장 높은 연관성을 보였다 (p<0.05). 재위상화 RF의 FA을 증가시키며 적용하였을 때, WB SAR와 head SAR는 모든 시퀀스에서 전반적으로 상승하였다. T1, T2 시퀀스에서 상관계수(r)가 각각 0.897, 0.898 (WB SAR, head SAR)과 0.914, 0.915 (WB SAR, head SAR)로 높은 연관성을 보인 반면, 반전회복기법을 적용된 시퀀스에서는 상대적으로 FA 증가에 덜 민감한 양상을 보였다. 따라서 비교적 TR이 낮은 시퀀스 환경에서는 단면의 개수를 최소화하고 고속스핀에코기법을 적용하여 동작 비율이 높은 시퀀스 환경에서는 재위상화 RF의 FA을 줄이는 것이 SAR를 줄이는 데 효과적이다.

• 한국통신학회논문지
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• 제40권4호
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• pp.613-618
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• 2015

본 논문은 2단 플래시 A/D 변환기를 이용한 저전력 CMOS 플래시-SAR(successive approximation register)A/D 변환기를 제안한다. 전체 회로 구조는 상위 2비트 고속 플래시 A/D 변환기, 하위 8비트 저 전력 SAR A/D 변환기로 구성되어서 데이터 변환 클럭 수를 감소시켜서 변환속도를 향상시켰다. 또한 하위 8비트를 SAR 논리회로와 커패시터 D/A 변환기를 이용하여 저 전력으로 회로를 설계하였다. 제안 된 A/D 변환기는 $0.18{\mu}m$ CMOS 공정을 이용하여 구현하였고 2MS/s의 변환속도를 갖으며 9.16비트의 ENOB(effective number of bit)이 측정되었다. 면적과 전력소모는 각각 $450{\times}650{\mu}m^2$와 $136{\mu}W$이고 120fJ/step의 FoM을 갖는다.

• 전기전자학회논문지
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• 제25권4호
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• pp.634-643
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• 2021

본 논문에서는 실시간 SAR (synthetic aperture radar) 영상 생성을 위한 RDA (range Doppler algorithm)의 FPGA 기반 가속화 기법을 제안한다. RDA의 연산 과정인 거리 및 방위 압축 연산을 가속하기 위한 시스토릭 어레이 구조 기반 정합 필터와 RCM (range cell migration)을 보상해 주기 위한 고속의 sinc 보간 연산기의 하드웨어 구조를 제시하고, Xilinx Alveo FPGA에 다채널 커널 형태로 구현하여 가속을 진행하였다. 제안된 구조의 하드웨어를 사용하여 4096×4096 크기의 영상 생성시간을 측정한 결과, Nvidia RTX3090 GPU를 사용하여 SAR 영상을 생성하는 시간보다 약 2배 가속이 가능함을 확인하였다. 또한, 제안된 가속 하드웨어는 60,247개의 CLB LUT, 103,728개의 CLB register, 20개의 block RAM tile과 592개의 DPS로 구현 가능하며, 최대 동작속도는 312 MHz임을 확인하였다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.