• Proceedings of the Korea Information Processing Society Conference
• /
• 2003.05a
• /
• pp.611-614
• /
• 2003

본 논문에서는 컨베이어 벨트상에서 이송되는 대용량 소포영상의 획득과정을 통해 ROI(Region of Interest) 고속추출하기 위한 개념모델을 제시하고, 바코드와 같은 정규패턴을 고속으로 추출하여 단계적으로 검증한 것이다. 불필요한 영역을 검사하기 위한 조건과 유사한 패턴을 단계적으로 제거하는 방법을 적용한 것이다. $4,096{\times}4,096$이상의 대용량 영상에서 여러 종류의 2차원 바코드 ROI를 추출에 대해 약 200msec 이내에 완료되고, 거의 100%에 가까운 신뢰도로 바코드 영역을 추출할 수 있도록 한 것이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2004.05b
• /
• pp.664-668
• /
• 2004

본 논문에서는 고속 이더넷의 고속의 이더넷의 물리계층에서 수신된 비트열로 부터 클록을 복원하고, 이 클록으로부터 동기된 비트열을 10b/8b 디코딩한 다음, 바이트열로 복원하여 데이터 링크계층의 MAC(Media Access controller)로 전송한다. PCS의 디코더는 S비트의 데이터와 제어신호를 추출하여 MAC으로 전달하는 기능을 수행한다. 즉 본 논문에서는 PCS기능 중 가장 중요한 요소인 10b/8b 디코더를 VHDL언어를 사용하여 기술하고 Xilinx ISE5.1를 이용하여 구현하였고, 입력 부분에 DDR인터페이스를 사용하였다. 구현한 결과 1056개의 게이트 사용하였으며, 10Gbps를 지원하기 위해서는 한 블록 당 2.5Gbps의 처리속도가 필요하다. 설계 모듈은 5.1Gbps의 처리 속도를 지원하여 관련 응용분야에서 사용이 가능할 것으로 사료된다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2002.04b
• /
• pp.809-812
• /
• 2002

본 논문은 RSA 암호시스템에서 고속 모듈러 곱셈을 위한 최적화된 시스톨릭 어레이의 설계를 제안한다. 제안된 방법에서는 미리 계산된 가산결과를 사용하여 개선된 몽고메리 모듈러 곱셈 알고리듬을 제안하고, 고속 모듈러 곱셈을 위한 새로운 구조의 시스톨릭 어레이를 설계한다. 미리 계산된 가산결과를 얻기 위해 CLA(Carry Look-ahead Adder)를 사용하였으며, 이 가산기는 덧셈연산에 있어서 캐리전달 지연이 제거되므로 연산 속도를 향상 시킬 수 있다. 제안된 시스톨릭 구조는VHDL(VHSlC Hardware Description Language)을 사용하여 동작적 수준을 기술하였고, Ultra 10 Workstation 상에서 $Synopsys^{TM}$ 툴을 사용하여 합성 및 시뮬레이션을 수행하였다. 또한, FPGA 구현을 위하여 Altera MaxplusII를 사용하여 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법을 효율성을 확인하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2015.10a
• /
• pp.1152-1155
• /
• 2015

네트워크상의 사이버 공격을 막고 원인분석 및 공격지를 찾기 위하여, 네트워크패킷 캡쳐 및 플로우 데이터를 수집 저장하고, 수집된 정보를 고속으로 검색하여 분석하는 것을 필요로 한다. 인터넷의 발달과 네트워크를 이용하는 기기들이 많아짐에 따라 네트워크상에는 1초에 수백만 개의 네트워크 패킷이 이동하고 있다. 이러한 대용량 네트워크 패킷을 고속으로 저장하고 검색하기 위하여, 대용량 저장 및 검색에 가장 적합한 데이터베이스를 이용하는 것이 중요하다. 대용량 네트워크 데이터의 저장에 가장 최적인 데이터베이스를 찾기 위해 이 논문에서는 관계형 데이터베이스(MySQL)와 컬럼기반 데이터 베이스(InfiniFlux), 그리고 Bitmap Index 기반 저장구조(FastBit)를 사용하여 로딩속도와 검색 속도, 그리고 각각의 디스크 사용량을 비교하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2013.11a
• /
• pp.327-328
• /
• 2013

최근 클라우드 컴퓨팅 환경 내에서 많은 IT 기업들이 그동안에 쌓아두었던 소프트웨어, 하드웨어 기술력을 바탕으로 클라우드 컴퓨팅을 제공하는 데 필요한 IT 인프라 구축에 힘쓰고 있는 시점에서 경쟁력이 심화되고 있다. 그렇기 때문에 대용량의 데이터를 사용자에게 고속으로 제공할 수 있는 방안을 연구하는 것이 클라우드 컴퓨팅 환경에서 대두되고 있는 이슈 중에 하나이다. 본 논문에서는 HSS(Hybrid Storage System) 내부 소프트웨어 시스템 설계 기법에 고속 캐싱을 접목시켜 사용자에게 고속으로 데이터를 제공하는 방안을 제시하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2009.11a
• /
• pp.435-436
• /
• 2009

RFID 시스템의 미들웨어는 태그에서 생성된 방대한 양의 데이터를 리더를 통해 전달받는다. RFID 미들웨어는 이러한 데이터를 정제하여 응용 애플리케이션에 전달하는 기능을 담당한다. 하지만 태그 데이터 정제 과정에서 발생되는 지연 시간은 RFID 미들웨의 응답성을 저하시킨다. 본 논문은 EPCglobal 의 RFID 미들웨어 표준인 ALE 에 의거하여 태그 데이터에 대한 다수의 필터링 조건들이 주어진 RFID 미들웨어 환경에서 실시간으로 수집되는 대용량의 태그에 대한 고속 필터링 엔진을 설계한다. 이를 위하여 Intermediate node 들이 key 값을 저장하는 Binary Search Tree 형태를 구성하여 태그를 필터링하는 방법을 제안한다. 결과로써 기존의 순차적인 RFID 데이터 필터링에 비해 고속의 필터링 성능을 보이며 특히 필터의 수가 증가할수록 필터링의 효율이 높아짐을 보인다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2021.11a
• /
• pp.320-321
• /
• 2021

블록체인은 모든 참여자가 동일한 원장을 유지하는 분산 원장 기술로써, 신규로 참여하는 블록체인 노드는 원장을 동일하게 유지하기 위한 동기화 절차를 거쳐야 한다. 일반적으로, 동기화는 블록체인 상의 모든 블록을 순차적으로 적용하는 과정을 거처야 함으로 많은 시간이 걸리게 된다. 본 논문에서는 ETRI에서 자체 개발한 PON 기반 블록체인에서 동기화 성능을 개선하기 위해 비잔틴 환경에서 병렬적으로 동기화 요청하는 고속 병렬 동기화 모드와 최신 상태만 동기화하는 최신 상태동기화 모드를 개발하였다. 성능 평가 결과 100,000 개 블록 동기화시 고속 병렬 동기화 모드가 기본 동기화 대비 5 배, 최신 상태 동기화 모드가 기본 동기화 대비 880 배 빠른 것을 확인하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2022.11a
• /
• pp.181-183
• /
• 2022

본 논문에서는 과학빅데이터를 전송하는 방법으로 과학실험장비 에서 발생하는 빅데이터를 유선네트워크에서의 고속전송하는 기술 방안과 과학실험장비 내부에서의 데이터를 송수신하기 위한 근거리 고속 무선네트워크 기술에 대한 적용기술을 살펴보고자 한다. 이러한 유무선 네트워킹 기술이 해결하고자 하는 기술적 요소 등을 살펴보고 적용가능한 기술방안을 제안하고자 한다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
• /
• v.25 no.11
• /
• pp.1135-1141
• /
• 2014

Performing wideband DDC while quantizing signal over a wide dynamic range and high speed sampling rate have primarily been implemented in a hardware such as, FPGA or ASIC because of time-consuming job. Real-time wideband DDC SW, even though signal environment changes, adapt to signal environment flexibly and can be reused. In addition, it has a lower price than the hardware implementation. In this paper, we study the system design that can be stored in real time designing a high-speed parallel processing architecture for SW-based wideband DDC. Finally, applying a Ping-Pong Buffering mechanism for receiving a signal in real time and CUDA for a high-speed signal processing, we verify wideband DDC design procedure that meets the signal processing.

• Journal of the Institute of Electronics Engineers of Korea SP
• /
• v.44 no.6
• /
• pp.9-15
• /
• 2007

In this paper, we propose an efficient method for Processing DWT (Discrete Wavelet Transform) on GPU (Graphics Processing Unit). Since the DWT and EBCOT (embedded block coding with optimized truncation) are the most complicated submodules in JPEG2000, we design a high-performance processing framework for performing DWT using the fragment shader of GPU based on the render-to-texture (RTT) architecture. Experimental results show that the performance increases significantly, in which DWT running on modern GPU is more than 10 times faster than on modern CPU. Furthermore, by replacing the DWT part of Jasper which is the JPEG2000 reference software, the overall processing is 2$\sim$16 times faster than the original JasPer. The GPU-driven render-to-texture architecture proposed in this paper can be used in the general image and computer vision processing for high-speed processing.